仅对英特尔可见 — GUID: jbr1444166914802
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5.4.1.1. Verilog HDL配置例化
Intel® Quartus® Prime Pro Edition综合需要例化Verilog HDL配置,而非模块。 其他Quartus软件产品中,综合自动找到与您例化模块相关的Verilog HDL配置。随后,Verilog HDL配置例化设计。
如果您的顶层实体为Verilog HDL配置,则设置Verilog HDL配置,而非将模块设置为顶层实体。
其他Quartus软件产品 | Intel® Quartus® Prime Pro Edition |
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综合自动从Example RTL中找到与已例化模块相关的mid_config Verilog HDL配置。 | 综合不会从Example RTL中找到mid_config Verilog HDL配置。您必须直接例化Verilog HDL配置。 |
Example RTL: config mid_config; design good_lib.mid; instance mid.sub_inst use good_lib.sub; endconfig module test (input a1, output b); mid_config mid_inst ( .a1(a1), .b(b)); // in other Quartus products preceding line would have been: //mid mid_inst ( .a1(a1), .b(b)); endmodule module mid (input a1, output b); sub sub_inst (.a1(a1), .b(b)); endmodule |