Intel® Quartus® Prime Standard Edition用户指南: 入门

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ID 683475
日期 12/16/2019
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1. Intel® Quartus® Prime Standard Edition简介 2. 管理 Intel® Quartus® Prime工程 3. 设计规划 4. Intel® FPGA IP核介绍 5. 移植到 Intel® Quartus® Prime Pro Edition 6. Intel® Quartus® Prime Pro Edition用户指南：入门文档存档 B. Intel® Quartus® Prime Standard Edition用户指南
1. Intel® Quartus® Prime Standard Edition简介 x
1.1. 选择 Intel® Quartus® Prime软件版本 1.2. Intel® Quartus® Prime Standard Edition介绍修订历史
2. 管理 Intel® Quartus® Prime工程 x
2.1. 查看基本工程信息 2.2. Intel® Quartus® Prime工程内容 2.3. 管理工程设置 2.4. 管理逻辑设计文件 2.5. 管理时序约束 2.6. 集成其他EDA工具 2.7. 导出编译结果 2.8. 跨操作系统移植工程 2.9. 工程存档 2.10. 命令行界面 2.11. 管理工程修订历史
2.1. 查看基本工程信息 x
2.1.1. 查看工程报告 2.1.2. 查看工程消息 2.1.3. 自动发送问题报告
2.1.2. 查看工程消息 x
2.1.2.1. 抑制消息显示
2.2. Intel® Quartus® Prime工程内容 x
2.2.1. 工程文件最佳实践
2.3. 管理工程设置 x
2.3.1. 指定目标器件或电路板 2.3.2. 优化工程设置
2.3.2. 优化工程设置 x
2.3.2.1. 使用Design Space Explorer II优化设置 2.3.2.2. 使用Project Revisions优化设置 2.3.2.3. 反标编译器分配
2.4. 管理逻辑设计文件 x
2.4.1. 包含设计库 2.4.2. 创建一个工程副本
2.7. 导出编译结果 x
2.7.1. 导出版本兼容的编译数据库 2.7.2. 导入版本兼容的编译数据库 2.7.3. 导出设计分区 2.7.4. 清除编译结果
2.8. 跨操作系统移植工程 x
2.8.1. 移植设计文件和库 2.8.2. 设计库移植指导
2.8.1. 移植设计文件和库 x
2.8.1.1. 使用相对路径
2.9. 工程存档 x
2.9.1. 手动添加文件到存档 2.9.2. 存档编译结果 2.9.3. 存档用于服务请求的工程 2.9.4. 使用外部修订控制
2.9.4. 使用外部修订控制 x
2.9.4.1. 包含到外部修订控制中的文件
2.10. 命令行界面 x
2.10.1. 工程修订命令 2.10.2. 工程存档命令 2.10.3. 工程数据库命令 2.10.4. 工程库命令
2.10.3. 工程数据库命令 x
2.10.3.1. 从Flow包导入和导出可兼容版本数据库 2.10.3.2. quartus_cdb 和quartus_sh可执行文件管理可兼容版本数据库
2.10.4. 工程库命令 x
2.10.4.1. 使用SEARCH_PATH约束指定工程库 2.10.4.2. 报告指定的工程库命令 2.10.4.3. 编译后生成版本可兼容的数据库
3. 设计规划 x
3.1. 设计规划 3.2. 创建设计规范和测试计划 3.3. 面向目标器件的规划 3.4. 规划Intellectual Property核 3.5. 规划标准接口 3.6. 规划器件编程 3.7. 规划器件功耗 3.8. 规划接口I/O管脚 3.9. 规划其他EDA工具 3.10. 规划片上调试工具 3.11. 规划HDL编码风格 3.12. 规划层次和基于团队的设计 3.13. 设计规划修订历史
3.3. 面向目标器件的规划 x
3.3.1. 器件移植规划
3.8. 规划接口I/O管脚 x
3.8.1. 同步切换噪声分析
3.9. 规划其他EDA工具 x
3.9.1. 第三方综合工具 3.9.2. 第三方仿真工具
3.11. 规划HDL编码风格 x
3.11.1. 设计建议 3.11.2. 建议的HDL编码样式 3.11.3. 管理亚稳定性
3.12. 规划层次和基于团队的设计 x
3.12.1. 无设计分区的平面编译 3.12.2. 带设计分区的增量编译 3.12.3. 规划设计分区和平面位置分配
4. Intel® FPGA IP核介绍 x
4.1. IP Catalog和Parameter Editor 4.2. Intel® FPGA IP核安装和许可 4.3. IP常规设置 4.4. 向IP Catalog添加自己的IP 4.5. Intel® FPGA IP的最佳实践 4.6. 生成IP核（ Intel® Quartus® Prime Standard Edition） 4.7. 修改IP实例 4.8. 升级IP核 4.9. 仿真 Intel® FPGA IP核 4.10. 使用其他EDA工具综合IP核 4.11. 以HDL例化IP核 4.12. Intel FPGA IP核介绍修订历史
4.1. IP Catalog和Parameter Editor x
4.1.1. Parameter Editor
4.2. Intel® FPGA IP核安装和许可 x
4.2.1. Intel® FPGA IP Evaluation Mode
4.2.1. Intel® FPGA IP Evaluation Mode x
4.2.1.1. Intel FPGA IP版本管理 4.2.1.2. 查看IP许可状态
4.6. 生成IP核（ Intel® Quartus® Prime Standard Edition） x
4.6.1. IP核生成输出（ Intel® Quartus® Prime Standard Edition）
4.8. 升级IP核 x
4.8.1. 在命令行上升级IP核 4.8.2. 将IP核移植到其他器件 4.8.3. IP故障排查或Platform Designer系统升级
4.9. 仿真 Intel® FPGA IP核 x
4.9.1. 生成IP仿真文件 4.9.2. 使用NativeLink仿真（ Intel® Quartus® Prime Standard Edition）
4.9.2. 使用NativeLink仿真（ Intel® Quartus® Prime Standard Edition） x
4.9.2.1. 配置NativeLink仿真（ Intel® Quartus® Prime Standard Edition） 4.9.2.2. 生成IP功能仿真模型( Intel® Quartus® Prime Standard Edition)
4.11. 以HDL例化IP核 x
4.11.1. 顶层Verilog HDL模块实例 4.11.2. 顶层 VHDL模块实例
5. 移植到 Intel® Quartus® Prime Pro Edition x
5.1. 单独存放Pro Edition工程文件 5.2. 升级工程分配和约束 5.3. 升级IP核和Platform Designer (Standard)系统 5.4. 升级不合规设计RTL 5.5. 向 Intel® Quartus® Prime Pro Edition移植修订历史
5.2. 升级工程分配和约束 x
5.2.1. 修改实体名称分配 5.2.2. 决定时序收敛实体名称 5.2.3. 验证生成的节点名称分配 5.2.4. 替换Logic Lock (Standard)区域 5.2.5. 修改Signal Tap Logic Analyzer文件 5.2.6. 删除对.qip文件的参考内容 5.2.7. 删除不支持的功能分配
5.2.4. 替换Logic Lock (Standard)区域 x
5.2.4.1. Logic Lock区域分配实例
5.4. 升级不合规设计RTL x
5.4.1. 验证Verilog编译单元 5.4.2. 更新实体“自动发现” 5.4.3. 确保每个库具有不同VHDL Namespace 5.4.4. 删除不支持的参数传递 5.4.5. 删除WYSIWYG例化中未指定大小的常数 5.4.6. 删除非标准编译指令 5.4.7. 先声明对象再初始赋值 5.4.8. 限制SystemVerilog文件的SystemVerilog功能 5.4.9. 避免Always块中的分配混合 5.4.10. 避免“未连接”，“不存在”的端口 5.4.11. 避免非法参数范围 5.4.12. 更新Verilog HDL和VHDL类型映射
5.4.1. 验证Verilog编译单元 x
5.4.1.1. Verilog HDL配置例化
1. Intel® Quartus® Prime Standard Edition简介
2. 管理 Intel® Quartus® Prime工程
3. 设计规划
4. Intel® FPGA IP核介绍
5. 移植到 Intel® Quartus® Prime Pro Edition
6. Intel® Quartus® Prime Pro Edition用户指南：入门文档存档
B. Intel® Quartus® Prime Standard Edition用户指南

3.10. 规划片上调试工具

请尽早考虑设计过程中是否需要片上调试工具。如果在设计过程后期才添加调试工具则不仅会消耗更多时间且容易出错。

Intel® Quartus® Prime“在系统”调试工具根据设计特点提供不同的优势和权衡方案。规划您的设计时为了支持各调试工具请考虑如下调试要求：

  • JTAG连接—需要使用JTAG工具执行“在系统”调试。按照可用于调试的JTAG端口规划您的系统和电路板。
  • 其他逻辑资源（ALR）—需要实现JTAG集线器逻辑。如果在设计周期中尽早设置适当的工具，就能将这些器件资源包含到早期资源估算中，从而确保器件不会逻辑超载。
  • 保留器件存储器—如果您的工具使用器件存储器采集系统操作期间的数据，就需要符合该要求。确保您有足够的存储器资源来利用该调试技术，请考虑保留器件存储器空间以供调试期间使用。
  • 保留I/O管脚—如果使用的Logic Analyzer Interface (LAI)或 Signal Probe工具需要I/O管脚进行调试，则需要符合该要求。如果保留了用于调试的I/O管脚，则设计后期就不必更改设计或电路板。如需要，LAI可通过设计I/O管脚复用信号。请确保您的电路板支持调试模式，且在该模式下调试信号不影响系统运行。
  • 以您的HDL代码实例化IP核—如果您的调试工具使用的是Intel FPGA IP核，则需要满足该要求。
  • 例化Signal Tap Logic Analyzer IP核—如果您需要将Signal Tap Logic Analyzer手动连接到设计中的节点并确保综合期间不会更改已连接的节点名称。
    注： 可将Signal Tap Logic Analyzer作为单独的设计部分用于增量式编译从而最小化重新编译的时间。
    表 7.  设计规划阶段使用调试工具时需考虑的因素
    设计规划因素 Signal Tap

    Logic Analyzer

    		System Console In-System Memory

    Content Editor

    		Logic Analyzer Interface (LAI) Signal Probe In-System Sources

    and Probes

    		Virtual JTAG IP Core
    JTAG连接 Yes Yes Yes Yes — Yes Yes
    其他逻辑资源 — Yes — — — — Yes
    保留器件存储器 Yes Yes — — — — —
    保留I/O管脚 — — — Yes Yes — —
    以HDL代码例化IP核 — — — — — Yes Yes
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