MAX 10嵌入式乘法器用户指南

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ID 683467
日期 2/21/2017
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文档目录
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1. MAX® 10嵌入式乘法器模块概述 2. MAX® 10嵌入式乘法器特性和体系结构 3. MAX® 10嵌入式乘法器实现指南 4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 A. MAX 10嵌入式乘法器用户指南档案 B. MAX® 10嵌入式乘法器用户指南的附加信息
2. MAX® 10嵌入式乘法器特性和体系结构 x
2.1. 嵌入式乘法器体系结构 2.2. 嵌入式乘法器操作模式
2.1. 嵌入式乘法器体系结构 x
2.1.1. 输入寄存器 2.1.2. 乘法器级(Multiplier Stage) 2.1.3. 输出寄存器
2.2. 嵌入式乘法器操作模式 x
2.2.1. 18-Bit乘法器 2.2.2. 9-Bit乘法器
3. MAX® 10嵌入式乘法器实现指南 x
3.1. 由IP内核生成的文件
3.1. 由IP内核生成的文件 x
3.1.1. Verilog HDL原型位置 3.1.2. VHDL组件声明位置
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 x
4.1. LPM_MULT参数设置 4.2. 信号
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 x
5.1. ALTMULT_ACCUM参数设置 ALTMULT_ACCUM端口
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 x
6.1. ALTMULT_ADD参数设置 ALTMULT_ADD端口
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 x
7.1. ALTMULT_COMPLEX参数设置 7.2. 信号
B. MAX® 10嵌入式乘法器用户指南的附加信息 x
B.1. MAX® 10嵌入式乘法器用户指南的文档修订历史
1. MAX® 10嵌入式乘法器模块概述
2. MAX® 10嵌入式乘法器特性和体系结构
3. MAX® 10嵌入式乘法器实现指南
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考
A. MAX 10嵌入式乘法器用户指南档案
B. MAX® 10嵌入式乘法器用户指南的附加信息

7.2. 信号

表 22.  ALTMULT_COMPLEX输入信号
信号 需要与否 说明
aclr No 复合乘法器的异步清零。当置位aclr信号高电平，该功能被异步清零。
sclr No 复合乘法器的同步清零。当置位sclr信号高电平，该功能被异步清零。
clock Yes ALTMULT_COMPLEX功能的时钟输入。
dataa_imag[] Yes 复合乘法器数据A信号的虚数输入值。输入信号的大小取决于WIDTH_A参数的值。
dataa_real[] Yes 复合乘法器数据A信号的实数输入值。输入信号的大小取决于WIDTH_A参数的值。
datab_imag[] Yes 复合乘法器数据B信号的虚数输入值。输入信号的大小取决于WIDTH_B参数的值。
datab_real[] Yes 复合乘法器数据B信号的实数输入值。输入信号的大小取决于WIDTH_B参数的值。
ena No 复合乘法器时钟信号的有效高电平时钟使能
complex No 使能36 × 36普通模式与18 × 18复合模式之间动态切换的可选输入。

此输入仅在Stratix V器件中可用。在GUI中，此参数为Dynamic Complex Mode。

表 23.  ALTMULT_COMPLEX输出信号
信号 需要与否 说明
result_imag Yes 乘法器的虚数输出值。输出信号的大小取决于WIDTH_RESULT参数的值。
result_real Yes 乘法器的实数输出值。输出信号的大小取决于WIDTH_RESULT参数的值。
二级标题