MAX 10嵌入式乘法器用户指南

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ID 683467
日期 2/21/2017
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1. MAX® 10嵌入式乘法器模块概述 2. MAX® 10嵌入式乘法器特性和体系结构 3. MAX® 10嵌入式乘法器实现指南 4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 A. MAX 10嵌入式乘法器用户指南档案 B. MAX® 10嵌入式乘法器用户指南的附加信息
2. MAX® 10嵌入式乘法器特性和体系结构 x
2.1. 嵌入式乘法器体系结构 2.2. 嵌入式乘法器操作模式
2.1. 嵌入式乘法器体系结构 x
2.1.1. 输入寄存器 2.1.2. 乘法器级(Multiplier Stage) 2.1.3. 输出寄存器
2.2. 嵌入式乘法器操作模式 x
2.2.1. 18-Bit乘法器 2.2.2. 9-Bit乘法器
3. MAX® 10嵌入式乘法器实现指南 x
3.1. 由IP内核生成的文件
3.1. 由IP内核生成的文件 x
3.1.1. Verilog HDL原型位置 3.1.2. VHDL组件声明位置
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 x
4.1. LPM_MULT参数设置 4.2. 信号
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 x
5.1. ALTMULT_ACCUM参数设置 ALTMULT_ACCUM端口
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 x
6.1. ALTMULT_ADD参数设置 ALTMULT_ADD端口
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 x
7.1. ALTMULT_COMPLEX参数设置 7.2. 信号
B. MAX® 10嵌入式乘法器用户指南的附加信息 x
B.1. MAX® 10嵌入式乘法器用户指南的文档修订历史
1. MAX® 10嵌入式乘法器模块概述
2. MAX® 10嵌入式乘法器特性和体系结构
3. MAX® 10嵌入式乘法器实现指南
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考
A. MAX 10嵌入式乘法器用户指南档案
B. MAX® 10嵌入式乘法器用户指南的附加信息

5.1. ALTMULT_ACCUM参数设置

有四组选项：General，Extra Modes，Multipliers和Accumulator。

表 9.  ALTMULT_ACCUM参数 - General 该表列出了适用于 MAX® 10器件的IP内核参数。
GUI参数 参数 条件 值 说明
What is the number of multipliers? NUMBER_OF_MULTIPLIERS - 1 默认情况下仅支持1个乘法器。
All multipliers have similar configurations — — On 默认情况下，所有的乘法器都有类似的配置
How wide should the A input buses be? WIDTH_A — 1–256 指定A输入总线的宽度。
How wide should the B input buses be? WIDTH_B — 1–256 指定B输入总线的宽度。
How wide should the ‘result’ output bus be? WIDTH_RESULT — 1–256 指定‘result’输出总线的宽度。
Create a 4th asynchronous clear input option — — On或Off 如果要创建第4个异步清零输入选项，那么开启此选项。
Create an associated clock enable for each clock — — On或Off 如果要对每个时钟创建一个关联时钟使能，那么开启此选项。
What is the representation format for A inputs? REPRESENTATION_A —
  • 有符号
  • 无符号
  • 变量
 指定A输入的表示格式。
‘signa’ input controls the sign (1 signed/0 unsigned) PORT_SIGNA Input Representation > What is the representation format for A inputs? = Variable More Options 高电平‘signa’输入表示有符号，低电平‘signa’输入表示无符号。
注册“Signa的 ”输入 — Input Representation > More Options On或Off 如果要使能‘signa’输入的寄存器，那么开启此选项。
Add an extra pipeline register — Input Representation > More Options On或Off 如果要使能额外的流水线寄存器，那么开启此选项。
Input Register > What is the source for clock input? SIGN_REG_A Input Representation > More Options Clock0–Clock3 指定时钟输入源。
Input Register > What is the source for asynchronous clear input? SIGN_ACLR_A Input Representation > More Options
  • Aclr0–Aclr2
  • None
 指定异步清零输入源。
Pipeline Register > What is the source for clock input? SIGN_PIPELINE_REG_A Input Representation > More Options Clock0–Clock3 指定时钟输入源。
Pipeline Register > What is the source for asynchronous clear input? SIGN_PIPELINE_ACLR_A Input Representation > More Options
  • Aclr0–Aclr2
  • None
 指定异步清零输入源。
What is the representation format for B inputs? REPRESENTATIONS_B —
  • 有符号
  • 无符号
  • 变量
 指定B输入的表示格式。
‘signb’ input controls the sign (1 signed/0 unsigned) PORT_SIGNB Input Representation > What is the representation format for B inputs? = Variable More Options 高电平‘signb’输入表示有符号，低电平‘signb’输入表示无符号。
Register ‘signb’ input — Input Representation > More Options On或Off 如果要使能‘signb’输入的寄存器，那么开启此选项。
Add an extra pipeline register — Input Representation > More Options On或Off 如果要使能额外的流水线寄存器，那么开启此选项。
Input Register > What is the source for clock input? SIGN_REG_B Input Representation > More Options Clock0–Clock3 指定时钟输入源。
Input Register > What is the source for asynchronous clear input? SIGN_ACLR_B Input Representation > More Options
  • Aclr0–Aclr2
  • None
 指定异步清零输入源。
Pipeline Register > What is the source for clock input? SIGN_PIPELINE_REG_B Input Representation > More Options Clock0–Clock3 指定时钟输入源。
Pipeline Register > What is the source for asynchronous clear input? SIGN_PIPELINE_ACLR_B Input Representation > More Options
  • Aclr0–Aclr2
  • None
 指定异步清零输入源。
表 10.  ALTMULT_ACCUM参数 - Extra Modes
GUI参数 参数 条件 值 说明
Create a shiftout output from A input of the last multiplier — — On或Off 开启此选项来创建一个从最后乘法器的A输入的移出(shiftout)输出。
Create a shiftout output from B input of the last multiplier — — On或Off 开启此选项来创建一个从最后乘法器的B输入的移出(shiftout)输出。
Add extra register(s) at the output — — On 默认情况下，必须对累加器使能输出寄存器。
What is the source for clock input? OUTPUT_REG Outputs Configuration > More Options Clock0–Clock3 对输出上的寄存器指定时钟信号。
What is the source for asynchronous clear input? OUTPUT_ACLR Outputs Configuration > More Options
  • Aclr0–Aclr2
  • None
 对输出上的寄存器指定异步清零信号。
Add [] extra latency to the output — Outputs Configuration > More Options 0，1，2，3，4，5，6，7，8或12 指定添加到输出的额外延迟。
Which multiplier-adder implementation should be used? DEDICATED_MULTIPLIER_CIRCUITRY —
  • 使用默认实现
  • 使用专用乘法器电路（不适用于所有器件系列）
  • 使用逻辑单元
 指定乘法器实现。
表 11.  ALTMULT_ACCUM参数 - Multipliers 该表列出了适用于 MAX® 10器件的IP内核参数。
GUI参数 参数 条件 值 说明
Register input A of the multiplier — — On或Off 开启以使能乘法器的寄存器输入A。
What is the source for clock input? INPUT_REG_A
  • Input Configuration > Register input A of the multiplier = On
  • Input Configuration > More Options
 Clock0–Clock3 对dataa[]端口指定时钟端口。
What is the source for asynchronous clear input? INPUT_ACLR_A
  • Input Configuration > Register input A of the multiplier = On
  • Input Configuration > More Options
  • Aclr0–Aclr2
  • None
 对dataa[]端口指定异步清零端口。
Register input B of the multiplier — — On或Off 开启以使能乘法器的寄存器输入B。
What is the source for clock input? INPUT_REG_B
  • Input Configuration > Register input B of the multiplier = On
  • Input Configuration > More Options
 Clock0–Clock3 指定datab[]端口的时钟端口。
What is the source for asynchronous clear input? INPUT_ACLR_B
  • Input Configuration > Register input B of the multiplier = On
  • Input Configuration > More Options
  • Aclr0–Aclr2
  • None
 对datab[]端口指定异步清零端口。
What is the input A of the multiplier connected to? — — Multiplier input 默认情况下，乘法器的输入A始终连接到该乘法器的输入。
What is the input B of the multiplier connected to? — — Multiplier input 默认情况下，乘法器的输入B始终连接到该乘法器的输入。
Register output of the multiplier — — On或Off 开启以使能乘法器的寄存器输出。
What is the source for clock input? MULTIPLIER_REG
  • Output Configuration > Register output of the multiplier = On
  • Output Configuration > More Options
 Clock0–Clock3 对乘法器后面的寄存器指定时钟信号。
What is the source for asynchronous clear input? MULTIPLIER_ACLR
  • Output Configuration > Register output of the multiplier = On
  • Output Configuration > More Options
  • Aclr0–Aclr2
  • None
 指定相应乘法器后面的寄存器的异步清零信号。
表 12.  ALTMULT_ACCUM参数 - Accumulator 该表列出了适用于 MAX® 10器件的IP内核参数。
GUI参数 参数 条件 值 说明
Create an ‘accum_sload’ input port — — On或Off 动态指定累加器的值是否为常量。如果accum_sload端口为高电平，那么乘法器输出被加载到累加器中。
Register ‘accum_sload’ input —
  • Accumulator > Create an ‘accum_sload’ input port = On
  • Accumulator > More Options
 On或Off 开启以使能寄存器‘accum_sload’输入。
Add an extra pipeline register —
  • Accumulator > Create an ‘accum_sload’ input port = On
  • Accumulator > More Options
 On或Off 如果要使能额外的流水线寄存器，那么开启此选项。
Input Register > What is the source for clock input? ACCUM_SLOAD_REG
  • Accumulator > Create an ‘accum_sload’ input port = On
  • Accumulator > More Options
 Clock0–Clock3 对accum_sload端口指定时钟信号。
Input Register > What is the source for asynchronous clear input? ACCUM_SLOAD_ACLR
  • Accumulator > Create an ‘accum_sload’ input port = On
  • Accumulator > More Options
  • Aclr0–Aclr2
  • None
 对accum_sload输入上的第一个寄存器指定异步清零源。
Pipeline Register > What is the source for clock input? ACCUM_SLOAD_PIPELINE_REG
  • • Accumulator > Create an ‘accum_sload’ input port = On
  • Accumulator > More Options
 Clock0–Clock3 指定时钟输入源。
Pipeline Register > What is the source for asynchronous clear input? ACCUM_SLOAD_PIPELINE_ACLR
  • Accumulator > Create an ‘accum_soad’ input port = On
  • Accumulator > More Options
  • Aclr0–Aclr2
  • None
 指定异步清零输入源。
Create an ‘overflow’ output port — — On或Off 累加器的Overflow端口
Add [] extra latency to the multiplier output EXTRA_MULTIPLIER_LATENCY — 0，1，2，3，4，5，6，7，8或12 对DSP模块的乘法器部分指定延迟的周期数。如果指定了MULTIPLIER_REG参数，那么指定的时钟端口用于添加延迟。
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