MAX 10嵌入式乘法器用户指南

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ID 683467
日期 2/21/2017
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1. MAX® 10嵌入式乘法器模块概述 2. MAX® 10嵌入式乘法器特性和体系结构 3. MAX® 10嵌入式乘法器实现指南 4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 A. MAX 10嵌入式乘法器用户指南档案 B. MAX® 10嵌入式乘法器用户指南的附加信息
2. MAX® 10嵌入式乘法器特性和体系结构 x
2.1. 嵌入式乘法器体系结构 2.2. 嵌入式乘法器操作模式
2.1. 嵌入式乘法器体系结构 x
2.1.1. 输入寄存器 2.1.2. 乘法器级(Multiplier Stage) 2.1.3. 输出寄存器
2.2. 嵌入式乘法器操作模式 x
2.2.1. 18-Bit乘法器 2.2.2. 9-Bit乘法器
3. MAX® 10嵌入式乘法器实现指南 x
3.1. 由IP内核生成的文件
3.1. 由IP内核生成的文件 x
3.1.1. Verilog HDL原型位置 3.1.2. VHDL组件声明位置
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 x
4.1. LPM_MULT参数设置 4.2. 信号
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 x
5.1. ALTMULT_ACCUM参数设置 ALTMULT_ACCUM端口
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 x
6.1. ALTMULT_ADD参数设置 ALTMULT_ADD端口
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 x
7.1. ALTMULT_COMPLEX参数设置 7.2. 信号
B. MAX® 10嵌入式乘法器用户指南的附加信息 x
B.1. MAX® 10嵌入式乘法器用户指南的文档修订历史
1. MAX® 10嵌入式乘法器模块概述
2. MAX® 10嵌入式乘法器特性和体系结构
3. MAX® 10嵌入式乘法器实现指南
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考
A. MAX 10嵌入式乘法器用户指南档案
B. MAX® 10嵌入式乘法器用户指南的附加信息

7.1. ALTMULT_COMPLEX参数设置

有两组选项：General和Implementation Style/Pipelining。

表 20.  ALTMULT_COMPLEX参数 - General 该表列出了适用于 MAX® 10器件的IP内核参数。
GUI参数 参数 条件 值 说明
How wide should the A input buses be? WIDTH_A — 1–256 指定A输入总线的宽度。
How wide should the B input buses be? WIDTH_B — 1–256 指定B输入总线的宽度。
How wide should the ‘result’ output bus be? WIDTH_RESULT — 1–256 指定‘result’输出总线的宽度。
What is the representation format for A inputs? REPRESENTATION_A —
  • 有符号
  • 无符号
 指定A输入的表示格式。
What is the representation format for B inputs? REPRESENTATIONS_B —
  • 有符号
  • 无符号
 指定B输入的表示格式。
表 21.  ALTMULT_COMPLEX参数 - Implementation Style/Pipelining 该表列出了适用于 MAX® 10器件的IP内核参数。
GUI参数 参数 条件 值 Description
Which implementation style should be used? IMPLEMENTATION_STYLE — Automatically select a style for best trade-off for the current settings 默认情况下选择自动选择 MAX® 10器件。 Quartus® Prime软件将根据所选器件系列和输入宽度来确定最佳实现。
Output latency [] clock cycles PIPELINE — 0–14 指定输出延迟的的时钟周期数。
Create an asynchronous Clear input — — On或Off 指定复合乘法器的同步清零。当aclr端口拉高时，异步清零功能。
Create clock enable input — — On或Off 对复合乘法器的时钟端口指定高电平有效时钟使能。
二级标题