MAX 10嵌入式乘法器用户指南

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ID 683467
日期 2/21/2017
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1. MAX® 10嵌入式乘法器模块概述 2. MAX® 10嵌入式乘法器特性和体系结构 3. MAX® 10嵌入式乘法器实现指南 4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 A. MAX 10嵌入式乘法器用户指南档案 B. MAX® 10嵌入式乘法器用户指南的附加信息
2. MAX® 10嵌入式乘法器特性和体系结构 x
2.1. 嵌入式乘法器体系结构 2.2. 嵌入式乘法器操作模式
2.1. 嵌入式乘法器体系结构 x
2.1.1. 输入寄存器 2.1.2. 乘法器级(Multiplier Stage) 2.1.3. 输出寄存器
2.2. 嵌入式乘法器操作模式 x
2.2.1. 18-Bit乘法器 2.2.2. 9-Bit乘法器
3. MAX® 10嵌入式乘法器实现指南 x
3.1. 由IP内核生成的文件
3.1. 由IP内核生成的文件 x
3.1.1. Verilog HDL原型位置 3.1.2. VHDL组件声明位置
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考 x
4.1. LPM_MULT参数设置 4.2. 信号
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考 x
5.1. ALTMULT_ACCUM参数设置 ALTMULT_ACCUM端口
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考 x
6.1. ALTMULT_ADD参数设置 ALTMULT_ADD端口
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考 x
7.1. ALTMULT_COMPLEX参数设置 7.2. 信号
B. MAX® 10嵌入式乘法器用户指南的附加信息 x
B.1. MAX® 10嵌入式乘法器用户指南的文档修订历史
1. MAX® 10嵌入式乘法器模块概述
2. MAX® 10嵌入式乘法器特性和体系结构
3. MAX® 10嵌入式乘法器实现指南
4. MAX® 10的LPM_MULT (Multiplier) IP内核参考
5. 的ALTMULT_ACCUM (Multiply-Accumulate) IP内核参考
6. MAX® 10的ALTMULT_ADD (Multiply-Adder) IP内核参考
7. MAX® 10的ALTMULT_COMPLEX (Complex Multiplier) IP内核参考
A. MAX 10嵌入式乘法器用户指南档案
B. MAX® 10嵌入式乘法器用户指南的附加信息

2.2.2. 9-Bit乘法器

您可以配置每一个嵌入式乘法器来支持最高9 bits输入宽度的两个9 × 9独立乘法器。

下图显示了通过配置嵌入式乘法器以支持两个9-bit乘法器。

图 4. 9-Bit乘法器模式

所有9-bit乘法器输入与结果均通过寄存器被分别发送。乘法器输入接受有符号整数、无符号整数或者两者的组合。

每个嵌入式乘法器模块只有一个signa信号和一个signb信号用于控制模块输入数据的符号表示。如果嵌入式乘法器模块有两个9 × 9乘法器，那么：
  • 这两个乘法器的Data A输入共享同一个signa信号
  • 这两个乘法器的Data B输入共享同一个signb信号
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