Intel® High Level Synthesis Compiler Pro Edition: 用户指南

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ID 683456
日期 12/04/2023
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1. Intel® High Level Synthesis Compiler Pro Edition用户指南 2. Intel® High Level Synthesis (HLS) Compiler Pro Edition概述 3. 创建高级综合组件和测试台 4. 验证设计的功能性 5. 优化和完善您的组件 6. 通过仿真验证您的IP 7. 使用Intel Quartus Prime Pro Edition综合您的组件IP 8. 将您的IP集成到一个系统中 A. 查看High-Level Design Reports (report.html) B. Intel® HLS Compiler Pro Edition限制 C. Intel® HLS Compiler Pro Edition用户指南归档 D. Intel® HLS Compiler Pro Edition用户指南文档修订历史
1. Intel® High Level Synthesis Compiler Pro Edition用户指南 x
1.1. Intel® HLS Compiler待弃用
2. Intel® High Level Synthesis (HLS) Compiler Pro Edition概述 x
2.1. 高级综合(High Level Synthesis)设计流程 2.2. 工程目录
3. 创建高级综合组件和测试台 x
3.1. Intel® HLS Compiler Pro Edition Compiler定义的预处理器宏
5. 优化和完善您的组件 x
5.1. High-Level Design Reports(高级设计报告)
6. 通过仿真验证您的IP x
6.1. 验证测试台可执行文件的生成 6.2. 在验证期间进行调试 6.3. 使用Enqueue函数调用实现高吞吐量仿真(异步组件调用)
6.3. 使用Enqueue函数调用实现高吞吐量仿真(异步组件调用) x
6.3.1. 执行模型 6.3.2. 显式函数调用和排队函数调用的比较
8. 将您的IP集成到一个系统中 x
8.1. 将HLS Compiler生成的IP添加到Intel Quartus Prime Pro Edition工程中 8.2. 将HLS Compiler生成的IP添加到Platform Designer系统中
A. 查看High-Level Design Reports (report.html) x
A.1. 查看Summary Report A.2. 查看组件架构 A.3. 检查影响吞吐量的因素 A.4. 查看Component Area Usage A.5. 访问JSON格式的HLD FPGA报告
A.2. 查看组件架构 x
A.2.1. System Viewer A.2.2. Function Memory Viewer A.2.3. Schedule Viewer (Beta)
A.2.1. System Viewer x
A.2.1.1. 查看系统信息(Reviewing System Information) A.2.1.2. 查看函数信息 A.2.1.3. 查看模块信息(Reviewing Block Information) A.2.1.4. 查看集群信息(Reviewing Cluster Information)
A.2.1.2. 查看函数信息 x
A.2.1.2.1. 查看组件接口 A.2.1.2.2. 查看组件或任务中的循环和模块
A.3. 检查影响吞吐量的因素 x
A.3.1. Loop Analysis报告 A.3.2. Loops Viewer (Alpha) A.3.3. 验证统计报告
1. Intel® High Level Synthesis Compiler Pro Edition用户指南
2. Intel® High Level Synthesis (HLS) Compiler Pro Edition概述
3. 创建高级综合组件和测试台
4. 验证设计的功能性
5. 优化和完善您的组件
6. 通过仿真验证您的IP
7. 使用Intel Quartus Prime Pro Edition综合您的组件IP
8. 将您的IP集成到一个系统中
A. 查看High-Level Design Reports (report.html)
B. Intel® HLS Compiler Pro Edition限制
C. Intel® HLS Compiler Pro Edition用户指南归档
D. Intel® HLS Compiler Pro Edition用户指南文档修订历史

5.1. High-Level Design Reports(高级设计报告)

High-Level Design Reports是一组报告和查看器，您可以通过查看这些报告提供的统计数据和可视化来优化您的设计。

通过使用web浏览器打开 <result>.prj/reports文件中的report.html文件(此文件是在您将组件编译成RTL时创建的)来访问High-Level Design Reports。

使用 Intel® HLS Compiler提供的教程来查看报告示例并了解如何使用报告和查看器来帮助优化和完善您的组件设计。

关于使用此报告帮助优化设计的详细信息，请查看查看High-Level Design Reports (report.html)。

在某些情况下，报告和查看器中的信息是估计值，可能与使用Intel Quartus Prime软件编译您的设计所得的结果不匹配。然而，使用Intel Quartus Prime软件编译您的组件可能需要几个小时。相比之下， Intel® HLS Compiler可以在几分钟内为大多数设计生成High Level Design Report。

提示： 使用Intel Quartus Prime Pro Edition软件编译您的组件可能需要几个小时。相比之下， Intel® HLS Compiler Pro Edition可以在几分钟内为大多数设计生成High Level Design Report。
报告分为以下几类：
  • Summary下的报告可以让您快速了解设计的编译结果，包括设计中每个组件的汇总和设计中每个组件使用的评估资源汇总。
  • Views下的查看器提供了结构、接口、数据路径和计算流程的不同视图。这些视图可以帮助找出设计中的瓶颈。
  • Throughput Analysis下的报告可帮助您分析循环，并提供组件模块的关键性能指标。
  • Area Analysis下的报告提供了估算的 FPGA区域使用情况的详细信息。它们还提供关键硬件功能(如专用存储器配置)的反馈。
    重要： 请勿将估算的区域使用情况用于最终的资源利用规划。要更准确地估算区域使用情况，请使用Intel Quartus Prime综合您的组件。
表 5.  High-Level Design Reports
类别 报告或查看器名称 描述
Summary Summary Summary Report可让您快速了解编译设计的结果，包括设计中每个组件的汇总和设计中每个组件使用的评估资源汇总。

Functions部分显示了 Intel® HLS Compiler为防止名称冲突而为硬件设计中的重载函数和模板函数生成的简短名称。

这些短名称用在High Level Design Report的其他部分中。

汇总的其他部分仅包含使用Intel Quartus Prime软件编译设计后的信息。

Views System Viewer System Viewer是系统的交互式视图，使您能够查看诸如负载和存储的大小和类型、停顿和延迟等信息。

点击层次图列表中的不同条目可显示设计的不同视图。



  • System View

    System Viewer的System View提供了系统中组件和任务的高级视图。

  • Function View

    System Viewer的Function视图显示了组件内的模块和所有任务。如果一个函数声明为component或作为任务函数启动，那么此函数会出现在该视图中。其他被调用的函数会自动内联。

  • Block View

    System Viewer的Block视图显示了组件和任务函数中的可停顿操作以及集群和它们的连接。

  • Cluster View

    System Viewer的Cluster视图显示了组件中的集群内容。
Function Memory Viewer Function Memory Viewer显示了 Intel® HLS Compiler为您的组件而生成的存储器系统。使用Function Memory Viewer可帮助您确定组件设计中的数据移动瓶颈。
Schedule Viewer Schedule Viewer显示了设计中函数、模块、集群和单个指令的预计开始和结束时钟周期。
Throughput Analysis Loop Analysis Loop Analysis Report显示了由编译器或通过各种可用循环实用程序应用的循环优化策略。

报告还提供了所有模块的关键性能指标，包括所有目标II、计划的fMAX、模块II和最大交织迭代次数。

您可以使用此报告帮助您完成以下任务：

  • 确定您设计中的fMAX瓶颈
  • 为您的设计设置正确的fMAX目标
  • 估算执行延迟
  • 确定在何处使用循环实用程序
重要： 此报告显示的计划fMAX不是您设计能够达到的fMAX的准确评估值。 使用Intel Quartus Prime综合您的组件以确保您的设计满足性能要求。您可能还有发现，通过降低计划的fMAX目标可以节省FPGA区域利用率。
Loop Viewer (alpha) Loop Viewer将您的组件和任务函数中的循环行为显示为彩色编码的Gantt图。
Verification Statistics 对于测试台调用的每个组件，验证统计报告都会提供调用次数和类型、延迟、启动间隔和吞吐量等信息。

此报告仅在您完成组件仿真之后才可用。
Area Analysis Area Analysis of System 此报告提供了您设计的FPGA估计区域使用率的详细信息。它还提供了有关关键硬件特性的信息，如专用存储器配置。

在使用Intel Quartus Prime软件编译您的设计之前，Quartus Fit...是空的或隐藏的。

估计的区域使用信息与Intel Quartus Prime软件的资源使用结果相关，但不一定匹配。利用估算的区域使用率，可以确定设计中超支区域较大的部分。您还可以使用估计值来比较不同设计的区域使用情况。

请勿将估计的区域使用信息用于最终的资源利用规划。 请使用Intel Quartus Prime综合您的组件，以确定准确的区域使用信息，用于最终资源利用规划。

Area Analysis of Source 该报告已被弃用，可能会在以后的版本中删除。请使用Area Analysis of System报告。
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