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1. Intel® High Level Synthesis Compiler Pro Edition用户指南
2. Intel® High Level Synthesis (HLS) Compiler Pro Edition概述
3. 创建高级综合组件和测试台
4. 验证设计的功能性
5. 优化和完善您的组件
6. 通过仿真验证您的IP
7. 使用Intel Quartus Prime Pro Edition综合您的组件IP
8. 将您的IP集成到一个系统中
A. 查看High-Level Design Reports (report.html)
B. Intel® HLS Compiler Pro Edition限制
C. Intel® HLS Compiler Pro Edition用户指南归档
D. Intel® HLS Compiler Pro Edition用户指南文档修订历史
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6.2. 在验证期间进行调试
默认情况下，HLS编译器会指示仿真器不要记录任何信号，因为记录信号会减慢仿真速度，并且波形文件可能会非常大。然而，通过配置编译器，您可以保存这些波形用于调试目的。
若要在仿真器中使能信号记录功能，需要调用带-ghdl选项的i++命令，如下所示：
i++ -march="<FPGA_family_or_part_number>" -ghdl[=<depth>] <input files>通过指定<depth>属性可以指定记录多少级层次结构。如果指定-ghdl=1，那么就只记录顶层信号。如果您不指定<depth>属性，那么记录所有信号。
切记： 在您使用-ghdl选项编译您的组件和测试台之后， 运行生成的可执行文件来运行仿真并生成波形。默认情况下，可执行文件的名称为a.out (Linux)或者a.exe (Windows)。
当仿真完成时，打开 <result>.prj/verification目录中的vsim.wlf文件来查看波形。
若要在仿真完成后查看波形：
- 在Questa®中，打开 <result>.prj/verification目录中的vsim.wlf文件。
- 右键点击 <component_name>_inst模块，然后选择Add Wave。
您现在可以查看组件顶层信号：start、busy、stall、done，参数和输出。请使用波形来查看组件是如何与其接口进行交互的。
提示：当您在Questa®中查看仿真波形时，仿真设置周期被设为默认值1000皮秒(ps)。若要同步Time轴以显示每个刻度线一个周期，那么要将时间分辨率从皮秒(ps)更改成纳秒(ns)：
- 右键点击时间线并选择Grid, Timeline & Cursor Control。
- 在Timeline Configuration下，将Time units设置成ns。