Intel® Stratix® 10 GX收发器信号完整性开发套件用户指南

ID 683206
日期 10/11/2017
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4.8.1. 收发器专用时钟

Intel® Stratix® 10 GX收发器信号完整性开发板上实现的专用时钟方案支持由 Intel® Stratix® 10 GX FPGA同时运行4种不同的协议。

4种差分时钟源由I2C可编程VCO振荡器或PLL提供给FPGA两侧收发器模块的专用REFCLK输入管脚。这两个振荡器和PLL在启动时的默认频率为:
  • 644.53125 MHz (左侧收发器:Y1;右侧收发器:U6)
  • 706.25 MHz (右侧收发器:Y2)
  • 625 MHz (左侧收发器:U5;右侧收发器:U6)
  • 614.4 MHz (左侧收发器:U5)

可以覆盖默认的频率,并且可以使用不同的频率来编程振荡器和PLL以支持其它协议。

注: 一旦电路板断电,编程的频率马上会丢失。上电后,振荡器和PLL频率恢复到各自默认的频率。

每个振荡器和PLL提供一个差分LVDS触发器输入给SMA连接器用于触发示波器或其它实验室设备。

除了两个振荡器和PLL,每侧含有来自一对SMA连接器的两个专用差分REFCLK输入,以支持将实验室时钟生成器用作收发器时钟源。

下面这4个输入直接连接到收发器时钟输入:
  • J65/J66 SMA连接器直接与REFCLK_GXB1C模块连接
  • J67/J68 SMA连接器直接与REFCLK_GXB1M模块连接
  • J69/J70 SMA连接器直接与REFCLK_GXB4C模块连接
  • J71/J72 SMA连接器直接与REFCLK_GXB4K模块连接

下图显示了在 Intel® Stratix® 10 GX FPGA开发套件上实现的专用收发器时钟。

图 8. 收发器专用时钟