仅对英特尔可见 — GUID: cih1472853437205
Ixiasoft
4.3. MAX V CPLD系统控制器
Intel® Stratix® 10 GX收发器信号完整性开发板由 MAX® V CPLD (5M2210Z-F256)、256-pin FineLine BGA封装组成。 MAX® V CPLD器件对闪存中的FPGA重配置、管理功耗的I2C链、内核温度、风扇速度、时钟频率和远程更新系统等应用程序提供可编程的解决方案。 MAX® V器件具有片上闪存存储、内部振荡器和存储器功能。与其它CPLD相比,可降低高达50%的总功耗,并且只需要一个电源, MAX® V CPLD可以满足您低功耗设计的要求。
下面列出了 MAX® V CPLD器件的功能总结:
- 2210个逻辑单元(LE)
- 8192位的用户闪存
- 4个全局时钟
- 1个内部振荡器
- 最多271个用户I/O管脚
- 低成本、低功耗和非易失性CPLD体系结构
- 快速传播延迟和时钟到输出(clock-to-output)时间
- 器件内核的单个1.8V外部电源
- 总线友好(bus-friendly)体系结构,包括可编程摆率控制、驱动强度、总线保持和可编程上拉电阻
下表列出了 MAX® V CPLD I/O信号。
信号名称 | 说明 |
---|---|
FA_A[26:1] | 闪存地址总线 |
FM_D[31:0] | 闪存数据总线 |
FLASH_CLK | 闪存时钟 |
FLASH_RESETn | 闪存复位 |
FLASH_CEn[1:0] | 闪存芯片使能 |
FLASH_OEn | 闪存输出使能 |
FLASH_WEn | 闪存写入使能 |
FLASH_ADVn | 闪存地址有效 |
FLASH_RDYBSYn[1:0] | 闪存芯片就绪/忙碌 |
FPGA_CONFIG_D[31:0] | FPGA AvST配置数据总线 |
FPGA_INIT_DONE | FPGA初始化完成 |
FPGA_nSTATUS | FPGA状态 |
FPGA_CONF_DONE | FPGA配置完成 |
FPGA_nCONFIG | FPGA配置控制管脚复位到FPGA |
FPGA_ASCLK | FPGA AS配置时钟 |
FPGA_SEU_ERR | FPGA配置SEU错误 |
FPGA_CvP_DONE | FPGA CvP配置完成 |
FPGA_SDM | FPGA SDM IO10 |
FPGA_PR_REQUEST | FPGA部分重配置请求 |
FPGA_PR_DONE | FPGA部分重配置完成 |
FPGA_PR_ERROR | FPGA部分重配置错误 |
FPGA_MSEL[2:0] | FPGA配置模式设置位 |
FPGA_AVST_CLK | FPGA AvST配置时钟 |
FPGA_AVST_VALID | FPGA AvST配置数据有效 |
FPGA_AVST_READY | FPGA准备好接收数据 |
I2C_1V8_SCL | MAX V I2C总线 |
I2C_1V8_SDA | MAX V I2C总线 |
FAPRSNT1V8_N | FMC A存在指示器 |
FBPRSNT1V8_N | FMC B存在指示器 |
SI5341_1_ENn | SI5341 1 ENABLE |
SI5341_1_INTn | SI5341 1中断指示器 |
SI5341_1_RSTn | SI5341 1复位 |
SI5341_1_LOLn | SI5341 1丢失时钟指示器 |
SI5341_2_ENn | SI5341 2 ENABLE |
SI5341_2_INTn | SI5341 2中断指示器 |
SI5341_2_RSTn | SI5341 2复位 |
SI5341_2_LOLn | SI5341 2丢失时钟指示器 |
EN_MASTER[1:0] | ENABLE特定的I2C缓冲 |
TEMP_ALERTn | FPGA温度警报输入 |
OVERTEMPn | FPGA超温输入 |
OVERTEMP | 超温风扇控制 |
FAN_RPM | 风扇速度控制 |
USB_CFG[14:0] | USB Intel® MAX® 10和 MAX® V之间的总线 |
USB_MAX5_CLK | USB PHY芯片中的时钟 |
MAX_OSC_CLK_1 | 25MHz / 100 MHz / 125 MHz时钟输入 |
MAX5_JTAG_TCK | MAX® V测试时钟 |
MAX5_JTAG_TMS | MAX® V测试模式选择 |
MAX5_JTAG_TDI | MAX® V测试数据输入 |
MAX5_JTAG_TDO | MAX® V测试数据输出 |
FACTORY_LOAD | 工厂映像进行配置 |
MAX5_SWITCH [2:0] | 系统 MAX® V用户DIP开关 |
PGM_SEL | 闪存编程选择按钮 |
PGM_CONFIG | 闪存编程配置按钮 |
MAX_RESETn | 系统 MAX® V复位按钮 |
CPU_RESETn | CPU复位按钮 |
PGM_LED[2:0] | 闪存映像编程选择指示器 |
MAXV_ERROR | Intel® Stratix® 10配置错误指示LED |
MAXV_LOAD | Intel® Stratix® 10配置有效指示LED |
MAXV_CONF_DONE | Intel® Stratix® 10配置完成指示LED |
MAX5_BE_n[3:0] | Intel® Stratix® 10和 MAX® V数据路径、字节使能 |
MAX5_OEn | Intel® Stratix® 10和 MAX® V数据路径、输出使能 |
MAX5_CSn | Intel® Stratix® 10和 MAX® V数据路径、片选 |
MAX5_WEn | Intel® Stratix® 10和 MAX® V数据路径、写入使能 |
MAX5_CLK | Intel® Stratix® 10和 MAX® V数据路径、时钟 |
SPARE[20:1] | MAX® V和 Intel® Stratix® 10之间的备用总线 |
CLK_50M_MAX5 | 50 MHz时钟输入 |
FPGA_ASDATA[3:0] | Intel® Stratix® 10 AS配置数据 |
CLK_CONFIG | 100 MHz时钟输入 |
图 4. I2C结构图