4.2. Stratix 10 GX FPGA
此开发板采用 Intel® Stratix® 10 GX FPGA (1SG280UF50)。
Intel® Stratix® 10 GX FPGA I/O使用总结
| 信号名称/功能 | I/O计数 | 说明 |
|---|---|---|
| 配置 | ||
| S10_JTAG_TCK/TDO/TDI/TMS | 4 | JTAG配置管脚 |
| FPGA_MSEL[2:0] | 2 | 配置输入管脚以设置配置方案 |
| FPGA_CONF_DONE | 1 | 配置完成管脚 |
| FPGA_nSTATUS | 1 | 配置状态管脚 |
| FPGA_INIT_DONE | 1 | 配置管脚以表明用户模式 |
| FPGAMSEL0 | 1 | 配置输入管脚以设置配置方案以及到EPCQL器件的片选管脚 |
| FPGA_nCONFIG | 1 | 配置输入管脚以复位FPGA |
| FPGA_OSC_CLK_1 | 1 | 125 MHz时钟 |
| FPGA_AS_CLK | 1 | AS配置方案的配置时钟 |
| CPU_RESETn | 1 | 全局复位信号 |
| FPGA_CONFIG_D[31:0] | 32 | 使能所有IO的配置输入管脚 |
| FPGA_AS_DATA[3:0] | 4 | EPCQL数据总线 |
| FPGA_AVST_READY | 1 | SDM准备好用于AvST配置方案 |
| FPGA_AVST_VALID | 1 | 对AvST配置方案有效的数据 |
| FPGA_AVST_CLK | 1 | AvST配置方案的配置时钟 |
| FPGA_PR_DONE | 1 | 部分重配置完成管脚 |
| FPGA_PR_REQUEST | 1 | 部分重配置要求管脚 |
| FPGA_PR_ERROR | 1 | 部分重配置错误管脚 |
| NPERSTL, NPERSTR | 4 | PCIe HIP的复位管脚 |
| FPGA_SDM10 | 1 | SDM IO 10 |
| FPGA_CvP_DONE | 1 | CvP配置完成管脚 |
| FPGA_SEU_ERR | 1 | SEU错误指示管脚 |
| VCC_SDA/VCC_SCL | 2 | SmartVID PMBus |
| VCC_ALERTn | 1 | SmartVID PMBus |
| 收发器 | ||
| SFP0_TX_DS | 1 | SFP+ 0 TX禁用控制管脚 |
| SFP0_RS[1:0] | 2 | SFP+ 0速率选择控制管脚 |
| SFP0_MOD_ABS | 1 | SFP+ 0模块缺席状态管脚 |
| SFP0_RX_LOS | 1 | SFP+ 0 |
| SFP0_TX_FLT | 1 | SFP+ 0发送器故障状态管脚 |
| SFP0_SCL | 1 | SFP+ 0管理数据时钟 |
| SFP0_SDA | 1 | SFP+ 0管理数据I/O双向数据 |
| SFP1_TX_DIS | 1 | SFP+ 1 TX禁用控制管脚 |
| SFP1_RS[1:0] | 2 | SFP+ 1速率选择控制管脚 |
| SFP1_MOD_ABS | 1 | SFP+ 1模块缺席状态管脚 |
| SFP1_RX_LOS | 1 | SFP+ 1 |
| SFP1_TX_FLT | 1 | SFP+ 1发送器故障状态管脚 |
| SFP1_SCL | 1 | SFP+ 1管理数据时钟 |
| SFP1_SDA | 1 | SFP+ 1管理数据I/O双向数据 |
| CFP4_MOD_LOPWR | 1 | CFP4模块低功耗模式 |
| CFP4_MOD_RSTn | 1 | CFP4模块复位 |
| CFP4_GLB_ALRMN | 1 | CFP4编程警报位 |
| CFP4_PRTADR[2:0] | 3 | CFP4 MDIO物理端口地址 |
| CFP4_TX_DIS | 1 | CFP4发送器禁用 |
| CFP4_RX_LOS | 1 | CFP4接收器信号丢失 |
| CFP4_MOD_ABS | 1 | CFP4模块缺席 |
| CFP4_MDC | 1 | CFP4管理数据时钟 |
| CFP4_MDIO | 1 | CFP4管理数据I/O双向数据 |
| eQSFP_modselL0 | 1 | QSFP28 0模式选择 |
| eQSFP_resetL0 | 1 | QSFP28 0模式复位 |
| eQSFP_LPmode0 | 1 | QSFP28 0模块低功耗模式 |
| eQSFP_modprsL0 | 1 | QSFP28 0模块存在 |
| eQSFP_intl0 | 1 | QSFP28 0模块中断 |
| eQSFP_scl0 | 1 | QSFP28 0管理数据时钟 |
| eQSFP_sda0 | 1 | QSFP28 0管理数据I/O双向数据 |
| eQSFP_modselL1 | 1 | QSFP28 1模式选择 |
| eQSFP_resetL1 | 1 | QSFP28 1模式复位 |
| eQSFP_LPmode1 | 1 | QSFP28 1模块低功耗模式 |
| eQSFP_modprsL1 | 1 | QSFP28 1模块存在 |
| eQSFP_intl1 | 1 | QSFP28 1模块中断 |
| eQSFP_scl1 | 1 | QSFP28 1管理数据时钟 |
| eQSFP_sda1 | 1 | QSFP28 1管理数据I/O双向数据 |
| FALAp/n[33:0] | 68 | FMC A LA bank GPIO |
| FAHAp/n[23:0] | 48 | FMC A HA bank GPIO |
| FAHBp/n[21:0] | 44 | FMC A HB bank GPIO |
| RZQ_2M | 1 | bank 2M的RZQ管脚 |
| RZQ_3K | 1 | bank 3K的RZQ管脚 |
| EXTA_SDA1V8 | 1 | FMC A I2C总线 |
| EXTA_SCL1V8 | 1 | FMC A I2C总线 |
| FAPRSNT1V8_N | 1 | FMC A存在指示器 |
| FACLKBIR1V8 | 1 | FMC A时钟方向控制 |
| FBLAp/n[33:0] | 68 | FMC B LA bank GPIO |
| EXTB_SDA1V8 | 1 | FMC B I2C总线 |
| EXTB_SCL1V8 | 1 | FMC I2C总线 |
| FBPRSTN1V8_N | 1 | FMC B存在指示器 |
| USB | ||
| USB_FULL | 1 | USB FIFO为满状态 |
| USB_EMPTY | 1 | USB FIFO为空状态 |
| USB_RESETn | 1 | USB复位 |
| USB_OEn | 1 | USB输出使能 |
| USB_RDn | 1 | USB读 |
| USB_WRn | 1 | USB写 |
| USB_DATA[7:0] | 8 | USB数据总线 |
| USB_ADDR[1:0] | 2 | USB地址总线 |
| USB_SCL | 1 | USB串行时钟 |
| USB_SDA | 1 | USB串行数据 |
| 闪存 | ||
| FM_D[31:0] | 32 | 闪存数据总线 |
| FM_A[26:1] | 26 | 闪存地址总线 |
| FLASH_WEn | 1 | 闪存写使能选通 |
| FLASH_CEn0 | 1 | 闪存芯片使能 |
| FLASH_CEn1 | 1 | 闪存芯片使能 |
| FLASH_OEn | 1 | 闪存输出使能 |
| FLASH_RDYBSYn0 | 1 | 闪存准备或忙碌状态 |
| FLASH_RDYBSYn1 | 1 | 闪存准备或忙碌状态 |
| FLASH_RESETn | 1 | 闪存复位 |
| FLASH_CLK | 1 | 闪存时钟 |
| FLASH_ADVn | 1 | 闪存地址有效 |
| MAX V CPLD | ||
| MAX5_OEn | 1 | 输出使能 |
| MAX5_CSn | 1 | 片选 |
| MAX5_WEn | 1 | 写使能 |
| MAX5_CLK | 1 | 时钟 |
| MAX5_BEn[3:0] | 4 | 字节使能 |
| 开关、按钮、LED | ||
| USER_LED[7:0] | 8 | 发光二极管 |
| USER_PB[7:0] | 8 | 按钮 |
| USER_DIP[6:0] | 7 | DIP开关 |
| USER_IO[9:0] | 10 | 输入/输出 |
| S10_UNLOCK | 1 | FPGA解锁开关 |
| Ethernet | ||
| ENET_SGMII_TX_P/N | 2 | Ethernet SGMII发送数据 |
| ENET_SGMII_RX_P/N | 2 | Ethernet SGMII接收数据 |
| ENET_RSTn | 1 | 复位 |
| ENET_INTn | 1 | 中断 |
| ENET_MDIO | 1 | Ethernet管理数据I/O |
| ENET_MDC | 1 | Ethernet管理数据时钟 |
| 其它总线 | ||
| SPARE[20:1] | 20 | Intel® Stratix® 10和 MAX® V之间备用的总线 |
| I2C_1V8_SCL | 1 | Intel® Stratix® 10 I2C总线 |
| I2C_1V8_SDA | 1 | Intel® Stratix® 10 I2C总线 |
| 温度 | ||
| OVERTEMPn | 1 | Intel® Stratix® 10超温指示器 |
| TEMP_ALERTn | 1 | Intel® Stratix® 10温度警报指示器 |
| 全局时钟 | ||
| CLK_50M_S10 | 1 | 50 MHz全局时钟输入 |
| CLK_S10BOT_100M_p/n | 2 | 底部bank的100 MHz差分内核时钟 |
| CLKIN_SMA_3C_p/n | 2 | 从SMA中输入的全局时钟 |
| CLKOUT_SMA_3C_p/n | 2 | 输出到SMA的专用时钟 |
| USB_FPGA_CLK | 1 | USB FPGA时钟 |
| CLK_S10TOP_ADJ_p/n | 2 | 顶部bank的可调差分内核时钟 |
| CLK_S10TOP_125M_p/n | 2 | 顶部bank的125 MHz差分内核时钟 |
| FACLKM2Cp/n0 | 2 | FMC A时钟输入0 |
| FACLKM2Cp/n1 | 2 | FMC A时钟输入1 |
| FBCLKM2Cp/n0 | 2 | FMC B时钟输入0 |
| FBCLKM2Cp/n1 | 2 | FMC B时钟输入1 |
| FACLKBIDIRp/n2 | 2 | FMC A双向时钟2 |
| FACLKBIDIRp/n3 | 2 | FMC A双向时钟3 |
| 收发器时钟 | ||
| CLK_CFP4_644_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1C |
| CLKIN_SMA_1C_p/n | 2 | 差分底部REFCLK输入到收发器bank 1C |
| CLK_QSFP0_644MT_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1D |
| CLK_QSFP0_644MB_p/n | 2 | 差分底部REFCLK输入到收发器bank 1D |
| CLK_GXBL1E_614MT_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1E |
| CLK_GXBL1E_614MB_p/n | 2 | 差分底部REFCLK输入到收发器bank 1E |
| CLK_GXBL1F_625M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1F |
| CLK_SFP_644M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1K |
| CLK_GXBL1K_614M_p/n | 2 | 差分底部REFCLK输入到收发器bank 1K |
| CLK_GXBK1L_625M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1L |
| FBGBTCLKM2_Cp/n0 | 2 | 差分顶部REFCLK输入到收发器bank 1M |
| CLKIN_SMA_1M_p/n | 2 | 差分底部REFCLK输入到收发器bank 1M |
| CLK_FMCB_644M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 1N |
| FBGBTCLKM2_Cp/n1 | 2 | 差分底部REFCLK输入到收发器bank 1N |
| CLK_SMA_706M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 4C |
| CLKIN_SMA_4C_p/n | 2 | 差分底部REFCLK输入到收发器bank 4C |
| CLK_MXP1_706M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 4D |
| CLK_GXBR4D_644M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4D |
| CLK_MXP2_706M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 4E |
| CLK_GXBR4E_644M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4E |
| CLK_MXP3_706M_p/n | 2 | 差分顶部REFCLK输入到收发器bank 4F |
| CLK_GXB4F_644M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4F |
| FAGBTCLKM2_Cp/n0 | 2 | 差分顶部REFCLK输入到收发器bank 4K |
| CLKIN_SMA_4K_p/n | 2 | 差分底部REFCLK输入到收发器bank 4K |
| FAGBTCLKM2_Cp/n1 | 2 | 差分顶部REFCLK输入到收发器bank 4L |
| CLK_GXBR4L_644M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4L |
| FAGBTCLKM2_Cp/n2 | 2 | 差分顶部REFCLK输入到收发器bank 4M |
| CLK_GXBR4M_625M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4M |
| FAGBTCLKM2_Cp/n3 | 2 | 差分顶部REFCLK输入到收发器bank 4N |
| CLK_FMCA_706M_p/n | 2 | 差分底部REFCLK输入到收发器bank 4N |