Intel® Stratix® 10 GX收发器信号完整性开发套件用户指南

ID 683206
日期 10/11/2017
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文档目录

4.6. 设置单元

开发板包含几种不同的设置单元。本小节对以下设置单元作了介绍:
  • JTAG链器件移除开关
  • 程序选择按钮
  • MAX® V复位按钮
  • CPU复位按钮

JTAG链器件移除开关

JTAG链将 Intel® Stratix® 10 GX FPGA、 MAX® V CPLD、FMC A和FMC B连接成链,通过四种变光(DIP)开关设置,可以选择旁路每个JTAG节点。

程序选择按钮

POWER-ONRESET(重配置)后, MAX® V配置将在AvST模式下配置 Intel® Stratix® 10 GX FPGA,使用FACTORY POFUSER-DEFINED POF进行配置,则取决于FACTORY_LOAD的设置。PGMSEL位的设置由PGMSEL按钮选择。按下该按钮并观察程序LED (FACTORYUSER)指示程序选择。然后,必须按下PGM_CONFIG按钮以加载程序。

MAX® V复位按钮

该按钮是开发板的主复位(Master Reset)。它连接到用于AvST配置的 MAX® V CPLD (MAX_RESETn管脚)。当按下这个按钮时, MAX® V CPLD使用AvST配置模式启动闪存中存储映像的重新加载。重新加载的映像取决于PGMSEL的设置。

CPU复位按钮

该按钮是 Nios® II CPU Reset,它连接到 Intel® Stratix® 10 GX FPGA全局信号输入管脚,并且可以被 Nios® II实现用作专用的CPU Reset按钮;同时,它也连接到 MAX® V CPLD,这样FPGA器件可以在与AvST模式进行配置后,马上复位。