双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南

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ID 683148
日期 1/23/2015
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1. 双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南
1. 双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南 x
1.1. ALTDDIO特性 1.2. ALTDDIO常见应用 1.3. ALTDDIO资源利用率​​和性能 1.4. ALTDDIO参数设置 1.5. ALTDDIO功能说明 1.6. 设计实例2：8比特DDR分频器使用ALTDDIO_BIDIR 1.7. ALTDDIO_IN IP内核信号 1.8. ALTDDIO_OUT IP内核信号 1.9. ALTDDIO_BIDIR IP内核信号 1.10. Verilog HDL原型 1.11. VHDL组件声明 1.12. VHDL LIBRARY-USE声明 1.13. 文档修订历史
1.2. ALTDDIO常见应用 x
1.2.1. DDR SDRAM、DDR2 SDRAM和RLDRAM II存储器 1.2.2. QDR SRAM和QDRII SRAM存储器接口 1.2.3. 高速接口体系结构
1.5. ALTDDIO功能说明 x
1.5.1. DDR器件配置 1.5.2. DDR I/O时序
1.5.1. DDR器件配置 x
1.5.1.1. 输入配置 1.5.1.2. 输出配置 1.5.1.3. 双向配置
1.6. 设计实例2：8比特DDR分频器使用ALTDDIO_BIDIR x
1.6.1. 使用ALTDDIO_BIDIR生成一个分频器 1.6.2. 创建一个分频器 1.6.3. 实现分频器设计 1.6.4. 功能结果 — 在ModelSim-Altera软件中对分频器设计进行仿真
1.6.1. 使用ALTDDIO_BIDIR生成一个分频器 x
1.6.1.1. 创建ALTDDIO_BIDIR模块 1.6.1.2. 创建LPM_DIVIDE模块
1. 双倍数据速率I/O (ALTDDIO_IN、ALTDDIO_OUT和ALTDDIO_BIDIR) IP内核用户指南

1.8. ALTDDIO_OUT IP内核信号

该图显示了ALTDDIO_OUT IP内核的端口。
图 10. ALTDDIO_OUT信号

下表列出了ALTDDIO_OUT IP内核的输入和输出端口。

表 6.  ALTDDIO_OUT输入端口
名称 需要 说明
datain_h[] Yes outclock端口上升沿的输入数据。输入端口WIDTH宽度。
datain_l[] Yes outclock端口下降沿的输入数据。输入端口WIDTH宽度。
outclock Yes 寄存器数据输出的时钟信号。dataout端口在outclock信号的每个时钟沿上输出DDR数据。
outclocken No outclock端口的时钟使能。
aclr No 异步清零输入。aclr和aset端口无法同时连接。
aset No 异步设置输入。aclr和aset端口无法同时连接。
oe No dataout端口的输出使能。有效高电平信号。如果需要一个低有效电平oe，那么可以添加一个反转器。
sclr No 同步清零输入。sclr和sset端口无法同时连接。sclr端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。
sset No 同步设置输入。sclr和sset端口无法同时连接sset端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。
表 7.  ALTDDIO_OUT输出端口
名称 需要 说明
dataout[] Yes DDR输出数据端口。输出端口WIDTH宽度。dataout端口应该直接驱动顶层设计的输出管脚。
oe_out No 双向padio端口的输出使能。输出端口[WIDTH–1..0]宽度。该端口仅适用于Stratix III和Cyclone III器件。
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