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1.5.1.1. 输入配置
IOE配置成输入管脚时,输入寄存AI和BI及锁存CI,实现DDR I/O的输入路径。
图 1. Stratix系列或APEX II器件的输入DDR I/O路径配置该图显示了Stratix系列或APEX II器件的DDR输入的IOE配置。
注: 在时钟的下降沿,负边沿触发寄存器BI获取第一个数据比特。在相应的时钟的上升沿,正边沿触发寄存器AI获取第二个数据比特。对于成功传输到逻辑阵列的数据,锁存CI将寄存器BI的数据同步到时钟的正边沿。
图 2. Stratix II IOE的DDR输入I/O配置该图显示了Stratix或Stratix II器件的DDR输入的IOE配置。