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1.9. ALTDDIO_BIDIR IP内核信号
该图显示了ALTDDIO_BIDIR IP内核的端口。
图 11. ALTDDIO_BIDIR端口
这些表列出了输出端口和ALTDDIO_BIDIR IP内核的双向端口。
名称 | 需要 | 说明 |
---|---|---|
datain_h[] | Yes | 输入数据被输出到outclock端口上升沿的padio端口。输入端口[(WIDTH) - (1)..0]宽度。 |
datain_l[] | Yes | 输入data被输出到outclock端口下降沿的padio。输入端口[(WIDTH) - (1)..0]宽度。 |
inclock | Yes | 时钟信号来采样DDR输入。padio端口在inclock信号的每个时钟沿上进行采样。 |
inclocken | No | inclock端口的时钟使能。 |
outclock | Yes | 时钟信号来寄存数据输出。padio端口在outclock信号的每个时钟沿上输出DDR数据。 |
outclocken | No | outclock端口的时钟使能。 |
aclr | No | 异步清零输入。aclr和aset端口无法同时连接。 |
aset | No | 异步设置输入。aclr和aset端口无法同时连接。 |
oe | No | 双向padio端口的输出使能。如果oe管脚没有连接,那么padio端口是一个输出端口。 |
sclr | No | 同步清零输入。sclr和sset端口无法同时连接。sclr端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。 2 |
sset | No | 同步设置输入。sclr和sset端口无法同时连接。sset端口仅适用于Arria GX、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、HardCopy II和HardCopy Stratix器件。2 |
名称 | 需要 | 说明 |
---|---|---|
dataout_h[] | Yes | 数据在inclock信号上升沿的padio端口被采集。输出端口[WIDTH–1..0]宽度。 |
dataout_l[] | Yes | 数据在inclock信号下降沿的padio端口被采集。输出端口[WIDTH-1..0]宽度。 |
combout[](1) | No | 组合输出直接通过padio端口进行驱动。3 |
dqsundelayedout[] | No | DQS管脚的无延时输出。输出端口[WIDTH-1..0]宽度。4 |
oe_out | No | 双向padioport [WIDTH–1..0]宽度。该端口仅适用于Stratix III和Cyclone III器件。 |
名称 | 需要 | 说明 |
---|---|---|
padio[] | Yes | 应该直接在顶层设计中驱动双向管脚的双向DDR端口。DDR数据在该双向端口上被发送和接收。双向端口[(WIDTH) - (1)..0]宽度。 |
2 当采用Stratix III器件进行设计时,当sclr被置低时,它同步地预置输入路径和重同步寄存器。
3 该端口仅适用于Stratix系列、HardCopy Stratix、Cyclone系列和APEX II器件。
4 该端口仅适用于Stratix和HardCopy Stratix器件。