用于 PCI Express* 的 Intel® FPGA P-tile Avalon® Streaming IP设计实例用户指南

ID 683038
日期 3/28/2022
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1.3. 单根I/O虚拟化(SR-IOV) 设计实例功能描述

SR-IOV设计实例执行从主机处理器到目标器件的内存传输。它最多支持两个PF,并且每PF32个VF。

SR-IOV设计实例自动创建在 Intel® Quartus® Prime软件中进行仿真和编译的必要文件。您可以将已编译的设计下载到 Intel® Stratix® 10 DX Development Kit或者 Intel® Agilex™ Development Kit。

此设计实例包含以下组件:

  • 按照您的指定参数生成的P-Tile Avalon Streaming (Avalon-ST) IP Endpoint 变体(DUT)。该组件将接收到的TLP数据驱动到SR-IOV应用程序。
  • SR-IOV Application (APPS)组件,它在PCI Express TLP与对片上存储器的简单Avalon-ST写入和读取之间执行必要的转换。对于SR-IOV APPS组件,存储器读取TLP将生成带有数据的Completion。
    • 对于具有FP和每PF32个VF的SR-IOV设计实例,该设计实例可以访问66个存储位置。两个PF可以访问2个存储位置,而64个VF (2 x 32)可访问64个64存储位置。
  • Reset Release IP。

仿真测试台例化SR-IOV设计实例和Root Port BFM以对接目标Endpoint。

图 5.  Platform Designer SR-IOV 1x16设计实例仿真测试台结构框图
图 6.  Platform Designer SR-IOV 2x8设计实例仿真测试台结构框图

测试程序在2个PF和每PF 32个VF之中的片上存储器的同一位置写入和读取数据。它将读取的数据与预期结果进行比较。如果没有发生错误,则测试台报告:“Simulation stopped due to successful completion”。

SR-IOV设计实例支持以下配置:

  • Gen4 x16 512-bit (350 Mhz或以上) Endpoint
  • Gen3 x16 512-bit Endpoint
  • Gen4 x8x8 256-bit (350 MHz或以上) Endpoint
  • Gen3 x8x8 256-bit Endpoint
图 7. P-Tile Avalon-ST与SR-IOV用于PCI Express 1x16的设计实例的的Platform Designer系统目录
图 8. P-Tile Avalon-ST与SR-IOV用于PCI Express 2x8的设计实例的的Platform Designer系统目录