用于 PCI Express* 的 Intel® FPGA P-tile Avalon® Streaming IP设计实例用户指南

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ID 683038
日期 3/28/2022
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文档目录 x
1. 有关P-tile Avalon® 流 Intel® FPGA IP用于PCI Express的设计实例 2. 快速入门指南 3. 用于 PCI Express* 的P-tile Avalon® 流IP设计实例用户指南存档 4. 用于 PCIe* 的 Intel® P-Tile Avalon® Streaming Hard IP设计实例用户指南修订历史
1. 有关P-tile Avalon® 流 Intel® FPGA IP用于PCI Express的设计实例 x
1.1. 概述 1.2. Programmed Input/Output (PIO)设计实例功能描述 1.3. 单根I/O虚拟化(SR-IOV) 设计实例功能描述 1.4. 性能设计实例的功能描述 1.5. 硬件和软件要求
2. 快速入门指南 x
2.1. 目录结构 2.2. 生成设计实例 2.3. 仿真设计实例 2.4. 编译设计实例 2.5. 安装Linux Kernel Driver 2.6. 运行设计实例
2.3. 仿真设计实例 x
2.3.1. 测试台（Testbench）
2.3.1. 测试台（Testbench） x
2.3.1.1. 测试驱动器模块(Test Driver Module) 2.3.1.2. PIO设计实例仿真测试台 2.3.1.3. SR-IOV设计实例仿真测试台 2.3.1.4. 性能设计实例测试台
2.6. 运行设计实例 x
2.6.1. 运行PIO设计实例 2.6.2. 运行SR-IOV设计实例 2.6.3. 运行性能设计实例
1. 有关P-tile Avalon® 流 Intel® FPGA IP用于PCI Express的设计实例
2. 快速入门指南
3. 用于 PCI Express* 的P-tile Avalon® 流IP设计实例用户指南存档
4. 用于 PCIe* 的 Intel® P-Tile Avalon® Streaming Hard IP设计实例用户指南修订历史

2.2. 生成设计实例

图 13. 规程
  1. 在 Intel® Quartus® Prime Pro Edition软件中，创建一个新工程（File > New Project Wizard）。
  2. 指定Directory, Name和Top-Level Entity。
  3. 对于Project Type，接受其默认值，Empty project。点击Next。
  4. 对于Add Files，点击Next。
  5. 对于Family下的Family, Device & Board Settings，请选择 Intel® Agilex™ 或 Intel® Stratix® 10 。
  6. 如果最后一个步骤中选择了 Intel® Stratix® 10 ，就请在Device下拉菜单中选择Stratix 10 DX。
  7. 为您的设计选择Target Device。
  8. 点击Finish。
  9. 在IP Catalog中找到并添加Intel P-Tile Avalon® -ST Hard IP for PCI Express* 。
  10. New IP Variant对话框中，指定IP的名称。点击Create。
  11. 在Top-Level Settings和 PCIe* Settings选项卡上，指定您的IP实例的参数。注意：性能设计实例支持Gen4 x16，512-bit 接口Hard IP模式。
  12. 如果您使用的是SR-IOV设计实例，则请务必执行以下步骤使能SR-IOV：
    1. 在PCIe* PCI Express / PCI Capabilities选项卡下的PCIe* Device选项卡上，在复选框勾选Enable multiple physical functions。
    2. 在PCIe* Multifunction and SR-IOV System Settings选项卡上，在复选框勾选Enable SR-IOV support并指定PF和VF数量。
      对于x8配置，在PCIe0和PCIe1选项卡上都勾选Enable multiple physical functions和Enable SR-IOV support。
    3. 在PCIe* PCI Express / PCI Capabilities选项卡下的PCIe* MSI-X选项卡上，按要求使能MSI-X功能。
    4. 在PCIe* Base Address Registers选项卡上，使能PF和VF的BAR0。
    5. 本设计实例不支持其他参数设置。
  13. 在Example Designs选项卡中，进行如下选择：
    1. 对于Example Design Files，请启用Simulation和Synthesis选项。如果不需要仿真或综合文件，则保持关闭相应选项，可显著缩短设计实例生成时间。
    2. 对于Generated HDL Format，当前发布中仅Verilog可用。
    3. 对于Target Development Kit，请选择 Intel® Stratix® 10 DX P-Tile ES1 FPGA Development Kit， Intel® Stratix® 10 DX P-Tile Production FPGA Development Kit或者 Intel® Agilex™ F-Series P-Tile ES0 FPGA Development Kit。
    4. 对于Currently Selected Example Design，请选择PIO/SRIOV或Performance Design。
  14. 选择Generate Example Design以创建一个可仿真并下载到硬件的设计实例。如果选择其中一个P-Tile开发板后，该板上的器件不同于之前 Intel® Quartus® Prime工程中的选择，则该板上的器件会覆盖之前选择的器件。当提示要求为设计实例指定目录时，可接受默认目录，<example_design>/pcie_s10_hip_avmm_bridge_0_example_design，或选择其他目录。
    图 14. 设计实例选项卡
  15. 设计实例生成完成后请关闭此窗口。出现提示时可保存您的.ip文件，但不要求能够使用该设计实例。
  16. 浏览到<project_dir>/intel_pcie_ptile_ast_0_example_design/来打开设计实例，并打开文件pcie_ed.qpf。
  17. 编译设计实例工程来生成完整设计实例的.sof文件。该文件是您下载到电路板执行硬件验证的文件。请参阅编译设计实例了解如何编译设计的详细信息。
  18. 关闭您的设计实例工程。
    请注意，您不能更改 Intel® Quartus® Prime工程中的PCIe管脚分配。但是，为了便于PCB布局，您可以利用此IP支持的lane反转和极性反转功能。
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