5.1. Altera GPIO Lite参数设置

MAX 10通用I/O用户指南

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日期 2/21/2017

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5.1. Altera GPIO Lite参数设置

可对 Quartus® Prime软件中的Altera GPIO Lite IP内核设置各种参数设置。有三组选项： General、 Buffer和 Registers。

表 23. Altera GPIO Lite参数 - General
参数	条件	所允许的值	说明
Data direction	—	input output bidir	指定GPIO的数据方向。
Data width	—	1至128	指定数据速率。

表 24. Altera GPIO Lite参数 - Buffer
参数	条件	所允许的值	说明
Use true differential buffer	Data direction = input or output	On Off	如果打开，就使能真差分I/O缓冲器并禁用伪差分I/O缓冲器。
Use pseudo differential buffer	Data direction = output or bidir	On Off	如果在输出模式中打开—使能伪差分输出缓冲器并禁用真差分I/O缓冲器。如果在双向模式中打开—使能真差分输入缓冲器和伪差分输出缓冲器。
Use bus-hold circuitry	Data direction = input or output	On Off	如果打开，总线保持电路能够弱保持I/O管脚上的信号在其最后驱动的状态，其中输出缓冲状态是1或0，但不会高阻抗。
Use open drain output	Data direction = output or bidir	On Off	如果打开，这个开漏输出使能器件以提供系统级的控制信号，例如：中断和写入使能信号，它可被您系统中的多器件置位。
Enable oe port	Data direction = output	On Off	如果打开，使能用户输入到OE端口。该选项会自动在双向模式中打开。
Enable nsleep port (only available in selected devices)	Data direction = input or bidir	On Off	如果打开，使能nsleep端口。该选择适用于10M16、10M25、10M40和10M50器件。

表 25. Altera GPIO Lite参数 - Registers
参数	条件	所允许的值	说明
Register mode	—	bypass single-register ddr	对Altera GPIO Lite IP内核指定寄存模式： bypass—指定从/至缓冲器的一个简单的导线。 single-register—指定DDIO在单数据速率模式(SDR)中用作简单的寄存器。Fitter可能会在I/O中封装这个寄存器。 ddr—指定IP内核使用DDIO。
Enable aclr port	Register mode = ddr	On Off	如果打开，使能`ACLR`端口用于异步清零。
Enable aset port	Data direction = output or bidir Register mode = ddr Set registers to power up high (when aclr and aset ports are not used) = off	On Off	如果打开，使能`ASET`端口用于异步预置。
Set registers to power up high (when aclr and aset ports are not used)	Register mode = ddr Enable aclr port = off Enable aset port = off Enable sclr port = off	On Off	If you are not using the `ACLR` and `ASET` ports: On—specifies that registers power up HIGH. Off—specifies that registers power up LOW.
Enable inclocken/outclocken ports	Register mode = ddr	On Off	On—释放时钟使能端口，使您能够控制数据的输入和输出。这个信号数据在不受到控制时进行传递。 Off—没有释放时钟使能端口，并且数据始终自动地通过寄存器。
Invert din	Data direction = output Register mode = ddr	On Off	如果打开，就使能data out输出端口。
Invert DDIO inclock	Data direction = input or bidir Register mode = ddr	On Off	On—在输入时钟的下降沿上采集第一个数据比特。 Off—在输入时钟的上升沿上采集第一个数据比特。
Use a single register to drive the output enable (oe) signal at the I/O buffer	Data direction = output or bidir Register mode = single-register or ddr Use DDIO registers to drive the output enable (oe) signal at the I/O buffer = off	On Off	如果打开，指定单寄存器在输出缓冲器上驱动`OE`信号。
Use DDIO registers to drive the output enable (oe) signal at the I/O buffer	Data direction = output or bidir Register mode = ddr Use a single register to drive the output enable (oe) signal at the I/O buffer = off	On Off	如果打开，指定DDR I/O寄存器在输出缓冲器上驱动`OE`信号。输出管脚在`OE`端口变成高电平后，保持额外的半个时钟周期处于高阻抗状态。
Implement DDIO input registers in hard implementation (Only available in certain devices)	Data direction = input or bidir Register mode = ddr	On Off	On—实现DDIO输入寄存器在I/O边沿上使用硬核模块。 Off—实现DDIO输入寄存器作为软核实现在FPGA内核架构上使用寄存器。该选项适用于 MAX® 10 16、25、40和50器件，因为DDIO输入寄存器硬核模块仅在这些器件中适用。为了避免Fitter错误，对于其它的 MAX® 10器件关闭这一选项。