MAX 10通用I/O用户指南

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ID 683751
日期 2/21/2017
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文档目录 x
1. MAX® 10 I/O概述 2. MAX® 10 I/O体系结构和功能 3. MAX® 10 I/O设计考量 4. MAX® 10 I/O实现指南 5. Altera GPIO Lite IP内核参考 A. MAX 10通用I/O用户指南存档 B. MAX 10通用I/O用户指南的文件修订历史
1. MAX® 10 I/O概述 x
1.1. MAX® 10器件每种封装的I/O资源 1.2. MAX® 10 I/O纵向移植支持
2. MAX® 10 I/O体系结构和功能 x
2.1. MAX® 10 I/O 标准支持 2.2. MAX® 10 I/O单元 2.3. MAX® 10 I/O缓冲器 2.4. I/O标准匹配
2.1. MAX® 10 I/O 标准支持 x
2.1.1. MAX® 10 I/O标准电压和管脚支持
2.2. MAX® 10 I/O单元 x
2.2.1. MAX® 10 I/O Bank体系结构 2.2.2. MAX® 10 I/O Bank位置
2.3. MAX® 10 I/O缓冲器 x
2.3.1. 施密特触发器输入缓冲 2.3.2. 可编程I/O缓冲器功能
2.3.2. 可编程I/O缓冲器功能 x
2.3.2.1. 可编程开漏 2.3.2.2. 可编程总线保持 2.3.2.3. 可编程上拉电阻 2.3.2.4. 可编程电流强度 2.3.2.5. 可编程输出摆率控制 2.3.2.6. 可编程IOE延迟 2.3.2.7. PCI钳位二极管 2.3.2.8. 可编程预加重 2.3.2.9. 可编程差分输出电压 2.3.2.10. 可编程伪差分输出 2.3.2.11. 可编程动态断电
2.4. I/O标准匹配 x
2.4.1. 电压参考I/O标准匹配 2.4.2. 差分I/O标准匹配 2.4.3. MAX® 10片上I/O匹配
2.4.3. MAX® 10片上I/O匹配 x
2.4.3.1. OCT校准 2.4.3.2. MAX® 10 器件中的RS OCT
3. MAX® 10 I/O设计考量 x
3.1. 指南：VCCIO范围考量 3.2. 指南：电压参考I/O标准限制 3.3. 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 3.4. 指南：遵守LVDS I/O限制规则 3.5. 指南：I/O限制规则 3.6. 指南：模拟到数字转换器I/O限制 3.7. 指南：外部存储器接口I/O限制 3.8. 指南：复用配置管脚 3.9. 指南： MAX® 10 E144封装的时钟和数据输入信号
4. MAX® 10 I/O实现指南 x
4.1. Altera GPIO Lite IP内核 4.2. 验证管脚移植兼容性
4.1. Altera GPIO Lite IP内核 x
4.1.1. Altera GPIO Lite IP内核数据路径
4.1.1. Altera GPIO Lite IP内核数据路径 x
4.1.1.1. DDR输入路径 4.1.1.2. 输出使能的DDR输出路径
5. Altera GPIO Lite IP内核参考 x
5.1. Altera GPIO Lite参数设置 5.2. Altera GPIO Lite接口信号
1. MAX® 10 I/O概述
2. MAX® 10 I/O体系结构和功能
3. MAX® 10 I/O设计考量
4. MAX® 10 I/O实现指南
5. Altera GPIO Lite IP内核参考
A. MAX 10通用I/O用户指南存档
B. MAX 10通用I/O用户指南的文件修订历史

2.1. MAX® 10 I/O 标准支持

MAX® 10器件支持广泛的I/O标准，包括单端、电压参考单端和差分I/O标准。
表 3.   MAX® 10器件中支持的I/O标准

下面这些器件封装的I/O bank不支持电压参考的I/O标准：

  • V36封装的10M02的所有I/O bank。
  • V81封装的10M08的所有I/O bank。
  • E144封装的10M50的Bank 1A和1B。
I/O标准 类型 器件支持 方向 应用 标准支持
输入 输出
3.3 V LVTTL/3.3 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-B
3.0 V LVTTL/3.0 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-B
2.5 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-5
1.8 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-7
1.5 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-11
1.2 V LVCMOS 单端 全部 Yes Yes 通用 JESD8-12
3.0 V PCI 单端 全部 Yes Yes 通用 PCI Rev. 2.2
3.3 V施密特触发器(Schmitt Trigger) 单端 全部 Yes — 通用 —
2.5 V施密特触发器(Schmitt Trigger) 单端 全部 Yes — 通用 —
1.8 V施密特触发器(Schmitt Trigger) 单端 全部 Yes — 通用 —
1.5 V施密特触发器(Schmitt Trigger) 单端 全部 Yes — 通用 —
SSTL-2 Class I 电压参考 全部 Yes Yes DDR1 JESD8-9B
SSTL-2 Class II 电压参考 全部 Yes Yes DDR1 JESD8-9B
SSTL-18 Class I 电压参考 全部 Yes Yes DDR2 JESD8-15
SSTL-18 Class II 电压参考 全部 Yes Yes DDR2 JESD8-15
SSTL-15 Class I 电压参考 全部 Yes Yes DDR3 —
SSTL-15 Class II 电压参考 全部 Yes Yes DDR3 —
SSTL-15 1 电压参考 全部 Yes Yes DDR3 JESD79-3D
SSTL-1351 电压参考 全部 Yes Yes DDR3L —
1.8 V HSTL Class I 电压参考 全部 Yes Yes DDR II+、 QDR II+和RLDRAM 2 JESD8-6
1.8 V HSTL Class II 电压参考 全部 Yes Yes DDR II+、QDR II+和RLDRAM 2 JESD8-6
1.5 V HSTL Class I 电压参考 全部 Yes Yes DDR II+、QDR II+、QDR II和RLDRAM 2 JESD8-6
1.5 V HSTL Class II 电压参考 全部 Yes Yes DDR II+、QDR II+、QDR II和RLDRAM 2 JESD8-6
1.2 V HSTL Class I 电压参考 全部 Yes Yes 通用 JESD8-16A
1.2 V HSTL Class II 电压参考 全部 Yes Yes 通用 JESD8-16A
HSUL-121 电压参考 全部 Yes Yes LPDDR2 —
差分SSTL-2 Class I和II 差分 全部 Yes 2 Yes 3 DDR1 JESD8-9B
差分SSTL-18 Class I和Class II 差分 全部 Yes2 Yes3 DDR2 JESD8-15
差分SSTL-15 Class I和Class II 差分 全部 Yes2 Yes3 DDR3 —
差分SSTL-15 差分 全部 Yes2 Yes3 DDR3 JESD79-3D
差分SSTL-135 差分 全部 Yes2 Yes3 DDR3L —
差分1.8 V HSTL Class I和Class II 差分 全部 Yes2 Yes3 DDR II+、QDR II+和RLDRAM 2 JESD8-6
差分1.5 V HSTL Class I和Class II 差分 全部 Yes2 Yes3 DDR II+、QDR II+、QDR II和RLDRAM 2 JESD8-6
差分1.2 V HSTL Class I和Class II 差分 全部 Yes2 Yes3 通用 JESD8-16A
差分HSUL-12 差分 全部 Yes2 Yes3 LPDDR2 —
LVDS (专用) 4 差分 全部 Yes Yes — ANSI/TIA/EIA-644
LVDS (伪、外部电阻) 差分 全部 — Yes — ANSI/TIA/EIA-644
Mini-LVDS (专用)4 差分 全部 — Yes — —
Mini-LVDS (伪、外部电阻) 差分 双电源器件 — Yes — —
RSDS (专用)4 差分 全部 — Yes — —
RSDS (伪、外部电阻、1R) 差分 双电源器件 — Yes — —
RSDS (伪、外部电阻、3R) 差分 全部 — Yes — —
PPDS (专用)4 差分 双电源器件 — Yes — —
PPDS (伪、外部电阻) 差分 双电源器件 — Yes — —
LVPECL 差分 全部 Yes — — —
总线LVDS 差分 全部 Yes Yes5 — —
TMDS 差分 双电源器件 Yes — — —
Sub-LVDS 差分 双电源器件 Yes Yes6 — —
SLVS 差分 双电源器件 Yes Yes7 — —
HiSpi 差分 双电源器件 Yes — — —
相关信息
1 仅适用于 MAX® 10 16、25、40和50器件。
2 该输入把差分输入当作两个单端口输入，并仅对其中之一进行解码。
3 该输出使用两个单端输出缓冲器，其中第二个输出 缓冲器编程为反转输出。
4 仅可以在底部I/O bank上使用专用的LVDS发送器。可以在所有I/O bank上使用LVDS接收器。
5 该输出使用两个单端输出缓冲器，其中第二个输出 缓冲器编程为反转输出。需要一个单一的串行电阻。
6 需要外部匹配电阻。
7 该输出使用两个单端输出缓冲器作为伪差分输出。需要外部匹配电阻。
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