MAX 10通用I/O用户指南

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ID 683751
日期 2/21/2017
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1. MAX® 10 I/O概述 2. MAX® 10 I/O体系结构和功能 3. MAX® 10 I/O设计考量 4. MAX® 10 I/O实现指南 5. Altera GPIO Lite IP内核参考 A. MAX 10通用I/O用户指南存档 B. MAX 10通用I/O用户指南的文件修订历史
1. MAX® 10 I/O概述 x
1.1. MAX® 10器件每种封装的I/O资源 1.2. MAX® 10 I/O纵向移植支持
2. MAX® 10 I/O体系结构和功能 x
2.1. MAX® 10 I/O 标准支持 2.2. MAX® 10 I/O单元 2.3. MAX® 10 I/O缓冲器 2.4. I/O标准匹配
2.1. MAX® 10 I/O 标准支持 x
2.1.1. MAX® 10 I/O标准电压和管脚支持
2.2. MAX® 10 I/O单元 x
2.2.1. MAX® 10 I/O Bank体系结构 2.2.2. MAX® 10 I/O Bank位置
2.3. MAX® 10 I/O缓冲器 x
2.3.1. 施密特触发器输入缓冲 2.3.2. 可编程I/O缓冲器功能
2.3.2. 可编程I/O缓冲器功能 x
2.3.2.1. 可编程开漏 2.3.2.2. 可编程总线保持 2.3.2.3. 可编程上拉电阻 2.3.2.4. 可编程电流强度 2.3.2.5. 可编程输出摆率控制 2.3.2.6. 可编程IOE延迟 2.3.2.7. PCI钳位二极管 2.3.2.8. 可编程预加重 2.3.2.9. 可编程差分输出电压 2.3.2.10. 可编程伪差分输出 2.3.2.11. 可编程动态断电
2.4. I/O标准匹配 x
2.4.1. 电压参考I/O标准匹配 2.4.2. 差分I/O标准匹配 2.4.3. MAX® 10片上I/O匹配
2.4.3. MAX® 10片上I/O匹配 x
2.4.3.1. OCT校准 2.4.3.2. MAX® 10 器件中的RS OCT
3. MAX® 10 I/O设计考量 x
3.1. 指南：VCCIO范围考量 3.2. 指南：电压参考I/O标准限制 3.3. 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 3.4. 指南：遵守LVDS I/O限制规则 3.5. 指南：I/O限制规则 3.6. 指南：模拟到数字转换器I/O限制 3.7. 指南：外部存储器接口I/O限制 3.8. 指南：复用配置管脚 3.9. 指南： MAX® 10 E144封装的时钟和数据输入信号
4. MAX® 10 I/O实现指南 x
4.1. Altera GPIO Lite IP内核 4.2. 验证管脚移植兼容性
4.1. Altera GPIO Lite IP内核 x
4.1.1. Altera GPIO Lite IP内核数据路径
4.1.1. Altera GPIO Lite IP内核数据路径 x
4.1.1.1. DDR输入路径 4.1.1.2. 输出使能的DDR输出路径
5. Altera GPIO Lite IP内核参考 x
5.1. Altera GPIO Lite参数设置 5.2. Altera GPIO Lite接口信号
1. MAX® 10 I/O概述
2. MAX® 10 I/O体系结构和功能
3. MAX® 10 I/O设计考量
4. MAX® 10 I/O实现指南
5. Altera GPIO Lite IP内核参考
A. MAX 10通用I/O用户指南存档
B. MAX 10通用I/O用户指南的文件修订历史

2.1.1. MAX® 10 I/O标准电压和管脚支持

表 4.   MAX® 10 I/O标准电平和管脚支持
注： 每个管脚支持的I/O标准取决于该管脚的I/O bank所支持的I/O标准。例如：仅底部I/O bank支持LVDS (专用) I/O标准。只有器件底部I/O bank中有PLL_CLKOUT管脚，才可以对其使用LVDS (专用) I/O标准。要确定器件管脚的I/O bank位置，请检查器件的管脚输出文件。
I/O标准 VCCIO (V) VREF (V) 管脚类型支持
输入 输出 PLL_CLKOUT MEM_CLK CLK DQS 用户I/O
3.3 V LVTTL/3.3 V LVCMOS 3.3/3.0/2.5 3.3 — Yes Yes Yes Yes Yes
3.0 V LVTTL/3.0 V LVCMOS 3.0/2.5 3.0 — Yes Yes Yes Yes Yes
2.5 V LVCMOS 3.0/2.5 2.5 — Yes Yes Yes Yes Yes
1.8 V LVCMOS 1.8/1.5 1.8 — Yes Yes Yes Yes Yes
1.5 V LVCMOS 1.8/1.5 1.5 — Yes Yes Yes Yes Yes
1.2 V LVCMOS 1.2 1.2 — Yes Yes Yes Yes Yes
3.0 V PCI 3.0 3.0 — Yes Yes Yes Yes Yes
3.3 V施密特触发器(Schmitt Trigger) 3.3 — — — — Yes Yes 8 Yes
2.5 V 施密特触发器(Schmitt Trigger) 2.5 — — — — Yes Yes8 Yes
1.8 V施密特触发器(Schmitt Trigger) 1.8 — — — — Yes Yes8 Yes
1.5 V施密特触发器(Schmitt Trigger) 1.5 — — — — Yes Yes8 Yes
SSTL-2 Class I 2.5 2.5 1.25 Yes Yes Yes Yes Yes
SSTL-2 Class II 2.5 2.5 1.25 Yes Yes Yes Yes Yes
SSTL-18 Class I 1.8 1.8 0.9 Yes Yes Yes Yes Yes
SSTL-18 Class II 1.8 1.8 0.9 Yes Yes Yes Yes Yes
SSTL-15 Class I 1.5 1.5 0.75 Yes Yes Yes Yes Yes
SSTL-15 Class II 1.5 1.5 0.75 Yes Yes Yes Yes Yes
SSTL-15 1.5 1.5 0.75 Yes Yes Yes Yes Yes
SSTL-135 1.35 1.35 0.675 Yes Yes Yes Yes Yes
1.8 V HSTL Class I 1.8 1.8 0.9 Yes Yes Yes Yes Yes
1.8 V HSTL Class II 1.8 1.8 0.9 Yes Yes Yes Yes Yes
1.5 V HSTL Class I 1.5 1.5 0.75 Yes Yes Yes Yes Yes
1.5 V HSTL Class II 1.5 1.5 0.75 Yes Yes Yes Yes Yes
1.2 V HSTL Class I 1.2 1.2 0.6 Yes Yes Yes Yes Yes
1.2 V HSTL Class II 1.2 1.2 0.6 Yes Yes Yes Yes Yes
HSUL-12 1.2 1.2 0.6 Yes Yes Yes Yes Yes
差分SSTL2 Class I或Class II — 2.5 — Yes Yes — Yes —
2.5 — 1.25 — — Yes Yes —
差分SSTL-18 Class I和Class II — 1.8 — Yes Yes — Yes —
1.8 — 0.9 — — Yes Yes —
差分SSTL-15 Class I和Class II — 1.5 — Yes Yes — Yes —
1.5 — 0.75 — — Yes Yes —
差分SSTL-15 — 1.5 — Yes Yes — Yes —
1.5 — 0.75 — — Yes Yes —
差分SSTL-135 — 1.35 — Yes Yes — Yes —
1.35 — 0.675 — — Yes Yes —
差分1.8 V HSTL Class I和Class II — 1.8 — Yes Yes — Yes —
1.8 — 0.9 — — Yes Yes —
差分1.5 V HSTL Class I和Class II — 1.5 — Yes Yes — Yes —
1.5 — 0.75 — — Yes Yes —
差分1.2 V HSTL Class I和Class II — 1.2 — Yes Yes — Yes —
1.2 — 0.6 — — Yes Yes —
差分HSUL-12 — 1.2 — Yes Yes — Yes —
1.2 — 0.6 — — Yes Yes —
LVDS (专用) 2.5 2.5 — Yes Yes Yes — Yes
LVDS (伪、外部电阻) — 2.5 — Yes Yes — — Yes
Mini-LVDS (专用) — 2.5 — Yes Yes — — Yes
Mini-LVDS (伪、外部电阻) — 2.5 — Yes Yes — — Yes
RSDS (专用) — 2.5 — Yes Yes — — Yes
RSDS (伪、外部电阻、1R) — 2.5 — Yes Yes — — Yes
RSDS (伪、外部电阻、3R) — 2.5 — Yes Yes — — Yes
PPDS (专用) — 2.5 — Yes Yes — — Yes
PPDS (伪、外部电阻) — 2.5 — Yes Yes — — Yes
LVPECL 2.5 — — — — Yes — —
总线LVDS 2.5 2.5 — — — — — Yes
TMDS 2.5 — — — — Yes — Yes
Sub-LVDS 2.5 1.8 — Yes Yes Yes — Yes
SLVS 2.5 2.5 — Yes Yes Yes — Yes
HiSpi 2.5 — — — — Yes — Yes
相关信息
8 双向—使用施密特触发器(Schmitt Trigger)输入和LVTTL输出。
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