MAX 10通用I/O用户指南

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ID 683751
日期 2/21/2017
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1. MAX® 10 I/O概述 2. MAX® 10 I/O体系结构和功能 3. MAX® 10 I/O设计考量 4. MAX® 10 I/O实现指南 5. Altera GPIO Lite IP内核参考 A. MAX 10通用I/O用户指南存档 B. MAX 10通用I/O用户指南的文件修订历史
1. MAX® 10 I/O概述 x
1.1. MAX® 10器件每种封装的I/O资源 1.2. MAX® 10 I/O纵向移植支持
2. MAX® 10 I/O体系结构和功能 x
2.1. MAX® 10 I/O 标准支持 2.2. MAX® 10 I/O单元 2.3. MAX® 10 I/O缓冲器 2.4. I/O标准匹配
2.1. MAX® 10 I/O 标准支持 x
2.1.1. MAX® 10 I/O标准电压和管脚支持
2.2. MAX® 10 I/O单元 x
2.2.1. MAX® 10 I/O Bank体系结构 2.2.2. MAX® 10 I/O Bank位置
2.3. MAX® 10 I/O缓冲器 x
2.3.1. 施密特触发器输入缓冲 2.3.2. 可编程I/O缓冲器功能
2.3.2. 可编程I/O缓冲器功能 x
2.3.2.1. 可编程开漏 2.3.2.2. 可编程总线保持 2.3.2.3. 可编程上拉电阻 2.3.2.4. 可编程电流强度 2.3.2.5. 可编程输出摆率控制 2.3.2.6. 可编程IOE延迟 2.3.2.7. PCI钳位二极管 2.3.2.8. 可编程预加重 2.3.2.9. 可编程差分输出电压 2.3.2.10. 可编程伪差分输出 2.3.2.11. 可编程动态断电
2.4. I/O标准匹配 x
2.4.1. 电压参考I/O标准匹配 2.4.2. 差分I/O标准匹配 2.4.3. MAX® 10片上I/O匹配
2.4.3. MAX® 10片上I/O匹配 x
2.4.3.1. OCT校准 2.4.3.2. MAX® 10 器件中的RS OCT
3. MAX® 10 I/O设计考量 x
3.1. 指南：VCCIO范围考量 3.2. 指南：电压参考I/O标准限制 3.3. 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 3.4. 指南：遵守LVDS I/O限制规则 3.5. 指南：I/O限制规则 3.6. 指南：模拟到数字转换器I/O限制 3.7. 指南：外部存储器接口I/O限制 3.8. 指南：复用配置管脚 3.9. 指南： MAX® 10 E144封装的时钟和数据输入信号
4. MAX® 10 I/O实现指南 x
4.1. Altera GPIO Lite IP内核 4.2. 验证管脚移植兼容性
4.1. Altera GPIO Lite IP内核 x
4.1.1. Altera GPIO Lite IP内核数据路径
4.1.1. Altera GPIO Lite IP内核数据路径 x
4.1.1.1. DDR输入路径 4.1.1.2. 输出使能的DDR输出路径
5. Altera GPIO Lite IP内核参考 x
5.1. Altera GPIO Lite参数设置 5.2. Altera GPIO Lite接口信号
1. MAX® 10 I/O概述
2. MAX® 10 I/O体系结构和功能
3. MAX® 10 I/O设计考量
4. MAX® 10 I/O实现指南
5. Altera GPIO Lite IP内核参考
A. MAX 10通用I/O用户指南存档
B. MAX 10通用I/O用户指南的文件修订历史

5.2. Altera GPIO Lite接口信号

根据您所指定的参数设置，不同的接口信号可用于Altera GPIO Lite IP内核。
表 26.  Pad接口信号pad接口信号将Altera GPIO Lite IP内核连接到pad。
信号名称 方向 说明
pad_in 输入

如果使用输入通道，就输入pad端口。

pad_in_b 输入

如果使用输入路径并使能真或伪差分缓冲器，那么输入负向pad端口。

pad_out 输出

如果使用输出路径，就输出pad端口。

pad_out_b 输出

如果使用输出路径并使能真或伪差分缓冲器，那么输出负向pad端口。

pad_io 双向

如果使用双向路径，就是双向pad端口。

pad_io_b 双向

如果使用双向路径，并且使能真或伪差分缓冲器，就是双向负pad端口。

表 27.  数据接口信号数据接口是Altera GPIO Lite IP内核到FPGA内核的一个输入或者输出接口。
信号名称 方向 说明
din 输入

输入管脚接收的数据。

每个输入管脚的信号宽度：

  • DDR模式—2
  • 其他模式—1
dout 输出

通过output管脚发送的数据。

每个输出管脚的信号宽度：

  • DDR模式—2
  • 其他模式—1
oe 输入

使能输出缓冲器的控制信号。该信号是有效高电平(HIGH)。

nsleep 输入

使能输入缓冲器的控制信号。该信号是有效低电平(LOW)。

该信号适用于10M16、10M25、10M40和10M50器件。

表 28.   时钟接口信号该时钟接口是一个输入时钟接口。它包含不同的信号，这取决于配置。Altera GPIO Lite IP内核含有0、1、2或4个时钟输入。时钟端口在不同的配置中表现不同，来反映由时钟信号执行的实际功能。
信号名称 方向 说明
inclock 输入

对输入路径中的寄存器进行计时的输入时钟。

inclocken 输入

当数据被时钟输入时进行控制的控制信号。该信号是有效高电平(HIGH)。

outclock 输入

对输出路径中的寄存器进行计时的输入时钟。

ouctlocken 输入

当数据被时钟输出时进行控制的控制信号。该信号是有效高电平(HIGH)。

表 29.  复位接口信号复位接口将Altera GPIO Lite IP内核连接到DDIO。
信号名称 方向 说明
aclr 输入

将寄存器输出状态设置成0的异步清零的控制信号。该信号是有效高电平(HIGH)。

aset 输入

将寄存器输出状态设置成1的异步预置的控制信号。该信号是有效高电平(HIGH)。

sclr 输入

将寄存器输出状态设置成0的同步清零的控制信号。该信号是有效高电平(HIGH)。
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