Intel® Cyclone® 10 GX本地定点DSP IP核用户指南

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ID 683739
日期 11/06/2017
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1. Intel® Cyclone® 10 GX本地定点DSP IP核用户指南 2. 入门指南 3. 功能性说明 A. Cyclone® 10 GX本地定点DSP IP核用户指南文档修订历史
1. Intel® Cyclone® 10 GX本地定点DSP IP核用户指南 x
1.1. Cyclone® 10 GX本地定点DSP IP核特性
2. 入门指南 x
2.1. Cyclone® 10 GX本地定点DSP IP核参数设置
2.1. Cyclone® 10 GX本地定点DSP IP核参数设置 x
2.1.1. 操作模式选项卡 2.1.2. 预加法器选项卡 2.1.3. 内部系数选项卡 2.1.4. 累加器/输出级联选项卡 2.1.5. 流水线选项卡 2.1.6. 每操作模式的最大输入数据宽度
3. 功能性说明 x
3.1. 操作模式 3.2. 可选模块 3.3. 时钟方案 3.4. Cyclone® 10 GX本地定点DSP IP核信号
3.1. 操作模式 x
3.1.1. 18 × 18 Full Mode 3.1.2. 18 × 18 Sum of 2 Mode 3.1.3. 18 × 18 Plus 36 Mode 3.1.4. 18 × 18 Systolic Mode 3.1.5. 27 × 27 Mode
3.1.3. 18 × 18 Plus 36 Mode x
3.1.3.1. 18 x 18 Plus 36模式中使用小于36-Bit操作数实例
3.2. 可选模块 x
3.2.1. 输入级联 3.2.2. 预加法器 3.2.3. 内部系数 3.2.4. 累加器和输出级联 3.2.5. 流水线寄存器
1. Intel® Cyclone® 10 GX本地定点DSP IP核用户指南
2. 入门指南
3. 功能性说明
A. Cyclone® 10 GX本地定点DSP IP核用户指南文档修订历史

3.4. Cyclone® 10 GX本地定点DSP IP核信号

下图显示为 Cyclone® 10 GX本地定点DSP IP核的输入和输出信号。
图 7.  Cyclone® 10 GX本地定点DSP IP核信号
表 8.  数据输入信号
信号名称 类型 宽度 说明
ax[] Input 27 输入数据总线到顶层乘法器。
ay[] Input 27 输入数据总线到顶层乘法器。

使能预加法器时，这些信号被用作到顶层预加法器的输入信号。
az[] Input 26

顶层预加法器的输入信号。

这些信号仅在预加法器使能时才可用。

这些信号在m18×18_plus36操作模式下不可用。

bx[] Input 18 输入数据总线到底层乘法器。

这些信号在m27×27操作模式下不可用。

by[] Input 19 输入数据总线到底层乘法器。

使能预加法器时，被用作底层预加器输入信号。

m27×27操作模式下，这些信号不可用。

bz[] Input 18

这些信号为底层预加法器的输入信号。

这些信号仅在预加法器使能时才可用。

这些信号在m27×27和m18×18_plus36操作模式下不可用。

表 9.  数据输出信号
信号名称 类型 宽度 说明
resulta[] Output 64 来自顶层乘法器的输出数据总线。

这些信号最多支持37位用于m18×18_full操作模式。

resultb[] Output 37 来自底层乘法器的输出数据总线。

这些信号仅在m18×18_full操作模式下可用。

表 10.  时钟，使能和清零信号
信号名称 类型 宽度 说明
clk[] Input 3 全部寄存器的输入时钟信号。

仅当输入寄存器，流水线寄存器或输出寄存器中任何一个设置为Clock0或Clock1或Clock2时，这些时钟信号才可用。

  • clk[0] = Clock0
  • clk[1] = Clock1
  • clk[2] = Clock2
ena[] Input 3 clk[2:0]的时钟使能。

这些信号为高电平有效。

  • ena[0]用于Clock0
  • ena[1]用于Clock1
  • ena[2]用于Clock2
aclr[] Input 2 所有寄存器的异步清零输入信号。

此信号为高电平有效。

aclr[0]用于所有输入寄存器，aclr[1]用于所有流水线寄存器和输出寄存器。

默认情况下，该信号为解除置位状态。
表 11.  动态控制信号
信号名称 类型 宽度 说明
sub Input 1 加入或减去顶层乘法器输出和底层乘法器输出的输入信号。
  • 解除此信号置位以指定加法操作。
  • 置位该信号以指定减法操作。

默认情况下，该信号为解除置位状态。可在运行期间将该信号置位或解除置位。 3

negate Input 1 加入或减去顶层和底层乘法器总和以及chainin信号数据的输入信号。
  • 解除此信号以指定加法操作。
  • 置位此信号以指定减法操作。

默认情况下，该信号为解除置位状态。可在运行期间将该信号置位或解除置位。3

accumulate Input 1 使能或禁用累加器功能的输入信号。
  • 解除置位该信号以禁用累加器功能。
  • 置位该信号以使能累加器功能。

默认情况下，该信号为置低。可在运行时置位或置低该信号。

m18x18_full操作模式下该信号不可用。
loadconst Input 1 使能或禁用载入常量功能的输入信号。
  • 解除置位该信号以禁用加载常量功能。
  • 置位该信号以使能加载常量功能。

默认情况下，该信号为解除置位状态。可在运行期间对该信号置位或解除置位。3

表 12.  内部系数信号
信号名称 类型 宽度 说明
coefsela[] Input 3 输入用户为顶层乘法器定义的8个系数值的选择信号。系数值储存在内部存储器中，并由参数coef_a_0到coef_a_7指定。
  • coefsela[2:0] = 000指的是coef_a_0
  • coefsela[2:0] = 001指的是coef_a_1
  • coelsela[2:0] = 010指的是coef_a_2
  • ... 以此类推。

这些信号仅在内部系数功能使能时可用。
coefselb[] Input 3 输入用户为底层乘法器定义的8个系数值的选择信号。系数值储存在内部存储器中，并由参数coef_b_0到coef_b_7指定。
  • coefsela[2:0] = 000指的是coef_b_0
  • coefsela[2:0] = 001指的是coef_b_1
  • coelsela[2:0] = 010指的是coef_b_2
  • ... 以此类推。

这些信号仅在内部系数功能使能时可用。
表 13.  输入级联信号
信号名称 类型 宽度 说明
scanin[] Input 27 输入级联模块的输入数据总线。

将这些信号连接到之前介绍的DSP核的scanout信号。

scanout[] Ouput 27 输入级联模块的输出数据总线。

将这些信号连接到下一个DSP核的scanin信号。

表 14.  输出级联信号
信号名称 类型 宽度 说明
chainin[] Input 64 输出级联模块的输入数据总线。

将这些信号连接到之前介绍的DSP核的chainout信号。

chainout[] Output 64 输出级联模块的输出数据总线。

将这些信号连接到下一个DSP核的chainin信号。

3 当输入寄存器或流水线寄存器被使能时，请勿将该信号连接到0。
二级标题