Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南

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ID 683704
日期 1/10/2020
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1. 概述 2. CvP介绍 3. CvP拓扑 4. 设计考量 5. CvP驱动程序和寄存器 6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档 8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史
1. 概述 x
1.1. 使用CvP的优势 1.2. CvP系统 1.3. CvP模式
1.3. CvP模式 x
1.3.1. CvP限制和约束
1.3.1. CvP限制和约束 x
1.3.1.1. CvP错误恢复
2. CvP介绍 x
2.1. 配置映像 2.2. CvP模式 2.3. 压缩功能 2.4. 管脚说明
2.2. CvP模式 x
2.2.1. CvP初始化模式 2.2.2. CvP更新模式
3. CvP拓扑 x
3.1. 单个Endpoint 3.2. 多个Endpoints
4. 设计考量 x
4.1. 开放系统的CvP设计 4.2. 封闭系统的CvP设计
4.1. 开放系统的CvP设计 x
4.1.1. FPGA电源斜坡时间要求 4.1.2. PCIe* 唤醒时间要求
4.1.2. PCIe* 唤醒时间要求 x
4.1.2.1. 对于CvP初始化模式 4.1.2.2. CvP更新模式
5. CvP驱动程序和寄存器 x
5.1. CvP驱动程序支持 5.2. CvP驱动程序流程 5.3. CvP的VSEC寄存器
5.3. CvP的VSEC寄存器 x
5.3.1. Vendor Specific Capability Header Register（供应商指定功能头寄存器） 5.3.2. Vendor Specific Header Register（供应商指定头寄存器） 5.3.3. Intel Marker Register（标记符寄存器） 5.3.4. User Configurable Device/Board ID Register（用户可配置器件/电路板ID寄存器） 5.3.5. CvP Status Register（CvP状态寄存器） 5.3.6. CvP Mode Control Register（CvP模式控制寄存器） 5.3.7. CvP Data Registers（CvP数据寄存器） 5.3.8. CvP Programming Control Register（CvP编程控制寄存器） 5.3.9. CvP Credit Register（CvP信用寄存器）
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 x
6.1. CvP初始化模式实现 6.2. CvP更新模式实现
6.1. CvP初始化模式实现 x
6.1.1. 生成用于 Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express的Synthesis HDL文件 6.1.2. 设置器件和管脚选项中的CvP参数 6.1.3. 编译设计 6.1.4. 转换SOF文件 6.1.5. 硬件初启
6.1.5. 硬件初启 x
6.1.5.1. 在Linux系统中安装开源CvP Driver 6.1.5.2. 修改MSEL/DIP开启 Intel® Stratix® 10 FPGA开发套件 6.1.5.3. 编程CvP映像
6.2. CvP更新模式实现 x
6.2.1. 安装 PCIe* Hard IP 6.2.2. 设置CvP参数 6.2.3. 设置Base Revision 6.2.4. 设置并编译已更新版本 6.2.5. 转换更新版本的SOF文件 6.2.6. 使用基础版本映像编程FPGA
6.2.3. 设置Base Revision x
6.2.3.1. 创建保留内核分区 6.2.3.2. 定义逻辑锁定区域 6.2.3.3. 编译和导出根分区
1. 概述
2. CvP介绍
3. CvP拓扑
4. 设计考量
5. CvP驱动程序和寄存器
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤
7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档
8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史

2.4. 管脚说明

下表列出CvP管脚说明和连接指导：
表 3.  CvP管脚说明和连接指导
管脚名称 管脚类型 管脚说明 管脚连接
CvP_CONFDONE Output CvP_CONFDONE管脚在配置期间被驱动为低电平。当通过 PCIe* 的配置完成时，该信号有效驱动为高电平。

CvP初始化和更新模式下的FPGA配置期间，可在CONF_DONE管脚变为高电平后观察该管脚以确定是否成功配置FPGA。

如果将该管脚设置为专用输出，则VCCIO_SDM供电电源必须符合接收侧的输入电压规格。

可在 Intel® Quartus® Prime Pro Edition软件中将SDM_IO0, SDM_IO10, SDM_IO11, SDM_IO12, SDM_IO13, SDM_IO14, SDM_IO15 or SDM_IO16置位为CvP_CONFDONE

INIT_DONE Output INIT_DONE 管脚变为高电平，表示器件在配置完成后已进入用户模式。 Intel建议使用SDM_IO0管脚来实现INIT_DONE功能，但前提是已在 Intel® Quartus® Prime Pro Edition软件中将此功能使能。该管脚可在上电期间弱下拉正确功能。

还可使用其他未使用的SDM I/O管脚（可弱下拉）实现INIT_DONE功能。

CONF_DONE Output

对于一般配置模式，在配之前和配置中CONF_DONE管脚驱动为低电平。所有配置数据接收无误后，初始化周期开始，CONF_DONE驱动为高电平。

CvP初始化模式下，在外设被配置后 CONF_DONE变为高电平。

Intel建议使用SDM_IO16管脚实现CONF_DONE功能，但前提是现在 Intel® Quartus® Prime Pro Edition软件中开启该功能。

nPERST[L,R] [0:2] Input nPERST管脚仅在使用 PCI Express* 硬IP时可用。

当使能一侧（左或右）的 PCIe* 硬IP后，该侧上的nPERST管脚无法作为通用I/Os (GPIOs)使用。该情况下，将nPERST管脚连接系统 PCIe* nPERST信号以确保链路两端同时开始链路训练。

仅在不使能某侧上的 PCIe* 硬IP时，nPERST管脚才可作为GPIOs使用。

该管脚为低电平时，收发器均处于复位状态。该管脚为高电平时，收发器退出复位。

该管脚未用于基本复位时，才可作为用户I/O管脚使用。

 保持 Intel® Quartus® Prime Pro Edition软件中对该管脚的默认连接。请参阅 Intel® Stratix® 10 Avalon® -MM/ST接口的 PCIe* 解决方案用户指南了解更多详细信息。

该管脚由VCCIO3V提供电源。

将3.0-V电源连接到VCCIO3V后，必须使用二极管将3.3V LVTTL PCIe* 输入信号锁定为器件的VCCIO3V电源。

当VCCIO3V连接到任何非3.0V电压时，就必须使用水平转换器将 3.3V LVTTL电压调低到VCCIO3V管脚电源的相应电压水平。

每个 PCIe* 硬IP仅使用一个nPERST管脚。 Intel® Stratix® 10器件组件可能具有全部6个管脚，即使指定组件可能仅 有1或2个 PCIe* 硬IP：
  • nPERSTL0 =左下 PCIe* 硬IP & CvP
  • nPERSTL1 =左中 PCIe* 硬IP（如有）
  • nPERSTL2左上 PCIe* （如有）
  • nPERSTR0 =右下 PCIe* 硬IP（如有）
  • nPERSTR1 =右中 PCIe* 硬IP（如有）
  • nPERSTR2 =右上 PCIe* 硬IP（如有）
注： 未获得最大兼容性，请始终首先使用左下 PCIe* Hard IP，由于仅此位置支持使用 PCIe* 链路的Configuration via Protocol (CvP)。
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