用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南

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ID 683544
日期 4/10/2023
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 2. 快速入门指南 3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档 4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 x
1.1. Programmed Input/Output (PIO)设计实例功能描述 1.2. 单根I/O虚拟化（SR-IOV）设计实例功能描述 1.3. 性能设计实例的功能描述 1.4. 硬件和软件要求
1.1. Programmed Input/Output (PIO)设计实例功能描述 x
1.1.1. Credit初始化顺序
1.1.1. Credit初始化顺序 x
1.1.1.1. Credit值初始化和回送 1.1.1.2. Credit分配
2. 快速入门指南 x
2.1. 目录结构 2.2. 生成设计实例 2.3. 仿真设计实例 2.4. Root Port BFM（根端口BFM） 2.5. 编译设计实例 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例
2.3. 仿真设计实例 x
2.3.1. 运行仿真的步骤 2.3.2. 测试台
2.3.1. 运行仿真的步骤 x
2.3.1.1. Siemens EDA QuestaSim* 仿真器 2.3.1.2. VCS* 仿真器 2.3.1.3. VCS* MX仿真器 2.3.1.4. Xcelium* 仿真器
2.3.2. 测试台 x
2.3.2.1. 测试台模块 2.3.2.2. 测试驱动器模块(Test Driver Module) 2.3.2.3. PIO设计实例测试台 2.3.2.4. SR-IOV设计实例测试台
2.4. Root Port BFM（根端口BFM） x
2.4.1. BFM存储器映射 2.4.2. 配置空间总线和器件编号 2.4.3. Root Port和Endpoint的配置 2.4.4. 发布对Application Layer的读和写事务 2.4.5. BFM处理过程与函数
2.4.5. BFM处理过程与函数 x
2.4.5.1. ebfm_barwr处理过程 2.4.5.2. ebfm_barwr_imm处理过程 2.4.5.3. ebfm_barrd_wait处理过程 2.4.5.4. ebfm_barrd_nowt处理过程 2.4.5.5. ebfm_cfgwr_imm_wait处理过程 2.4.5.6. ebfm_cfgwr_imm_nowt处理过程 2.4.5.7. ebfm_cfgrd_wait处理过程 2.4.5.8. ebfm_cfgrd_nowt处理过程 2.4.5.9. BFM配置处理过程 2.4.5.10. BFM共享存储器访问过程 2.4.5.11. BFM日志和消息过程 2.4.5.12. Verilog HDL格式化函数
2.4.5.9. BFM配置处理过程 x
2.4.5.9.1. ebfm_cfg_rp_ep规程 2.4.5.9.2. ebfm_cfg_decode_bar处理过程
2.4.5.10. BFM共享存储器访问过程 x
2.4.5.10.1. 共享存储器常量 2.4.5.10.2. shmem_write任务 2.4.5.10.3. shmem_read函数 2.4.5.10.4. shmem_display Verilog HDL函数 2.4.5.10.5. shmem_fill处理过程 2.4.5.10.6. shmem_chk_ok函数
2.4.5.11. BFM日志和消息过程 x
2.4.5.11.1. ebfm_display Verilog HDL函数 2.4.5.11.2. ebfm_log_stop_sim Verilog HDL函数 2.4.5.11.3. ebfm_log_set_suppressed_msg_mask任务 2.4.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 2.4.5.11.5. ebfm_log_open Verilog HDL函数 2.4.5.11.6. ebfm_log_close Verilog HDL函数
2.4.5.12. Verilog HDL格式化函数 x
2.4.5.12.1. himage1 2.4.5.12.2. himage2 2.4.5.12.3. himage4 2.4.5.12.4. himage8 2.4.5.12.5. himage16 2.4.5.12.6. dimage1 2.4.5.12.7. dimage2 2.4.5.12.8. dimage3 2.4.5.12.9. dimage4 2.4.5.12.10. dimage5 2.4.5.12.11. dimage6 2.4.5.12.12. dimage7
2.7. 运行设计实例 x
2.7.1. 运行PIO设计实例 2.7.2. 运行SR-IOV设计实例 2.7.3. 运行性能设计实例
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例
2. 快速入门指南
3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档
4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史

2.4.3. Root Port和Endpoint的配置

在向Endpoint发布事务之前，您必须配置Root Port和Endpoint Configuration Space寄存器。

altpcietb_g3bfm_configure.v中的ebfm_cfg_rp_ep处理过程执行以下步骤来初始化Configuration Space：

  1. 设置Root Port Configuration Space以使Root Port能够发送PCI Express链路上的事务。
  2. 设置Root Port和Endpoint PCI Express Capability Device Control寄存器，具体如下：
    1. 禁用Root Port和Endpoint中的Error Reporting。BFM没有错误处理能力。
    2. 使能Root Port和Endpoint中的Relaxed Ordering。
    3. 如果Endpoint具备该能力，则对Endpoint使能Extended Tags。
    4. 禁用Root Port和Endpoint中的Phantom Functions、Aux Power PM和No Snoop。
    5. 将Max Payload Size设置成Endpoint支持的值，因为Root Port支持最大有效负载。
    6. 将Root Port Max Read Request Size设置成4 KB，因为实例Endpoint设计支持按需将读请求拆分成多个完成（completion）。
    7. 将Endpoint Max Read Request Size设置成等于Max Payload Size的值，因为Root Port不支持将读请求拆分成多个完成（completion）。
  3. 对所有的Endpoint BAR寄存器分配值。根据如下算法概述分配BAR地址。
    1. 在I/O空间中从BFM共享存储器的结束地址前从最小到最大分配I/O BAR，并按需对完整32位I/O空间继续全面分配。
    2. 在存储空间中从BFM共享存储器的结束地址前开始从最小到最大分配32位非可预取存储BAR，并按需对完整32位存储空间继续全面分配。
    3. 对ebfm_cfg_rp_ep处理程序的addr_map_4GB_limit输入的值控制32-bit prefetchable和64-bit prefetchable存储器BARS的分配。addr_map_4GB_limit的默认值是0。

      如果ebfm_cfg_rp_ep处理程序的addr_map_4GB_limit输入的值设置为0，则ebfm_cfg_rp_ep程序从32位存储空间的顶层开始，从最大值到最小值分配32-bit可预取存储器BAR，并且按需要继续向下分配到最后32-bit非可预取BAR的结束地址。

      然而，如果addr_map_4GB_limit输入设置为1，地址映射限制为4 GB。ebfm_cfg_rp_ep处理程序从最大值到最小值分配32-bit和64-bit可预取存储器BAR，并且按需要继续向下分配到最后32-bit非可预取BAR的结束地址。

    4. 如果ebfm_cfg_rp_ep处理程序的addr_map_4GB_limit的输入值设置为0，则ebfm_cfg_rp_ep处理程序会从完整64-bit存储空间的4 GB地址开始，从最小到最大分配64-bit可预取存储器BAR，直到超出4 GB限制。

      但是，如果ebfm_cfg_rp_ep处理程序的addr_map_4 GB_limit输入设置为1，则ebfm_cfg_rp_ep处理程序从4 GB地址开始，以小于4 GB地址降序排列，从最大值到最小值分配32-bit和64-bit可预取存储器BAR，并且按需要向下分配到最后32-bit非可预取BAR的结束地址。

      以上算法不能用于一些非常大的（1GB或以上）32-bit BAR。虽然可以对所有的BAR分配地址，但是可能需要更复杂的算法才能有效进行地址分配。然而，该配置在实际系统中不太可能有用。如果该处理程序无法分配BAR，就会显示错误信息并停止仿真。

    。
  4. 根据上述BAR分配，ebfm_cfg_rp_ep处理过程分配Root Port Configuration Space地址窗口以包含有效的BAR地址范围。
  5. ebfm_cfg_rp_ep处理过程使能Endpoint PCIe* 控制寄存器中的主事务、存储器地址解码和I/O地址解码。

ebfm_cfg_rp_ep处理程序还在BFM共享存储器中建立一个bar_table数据结构，以罗列全部Endpoint BAR的大小和分配的地址。该区域在BFM共享存储器中被写保护。因此，对此区域的应用逻辑写访问会导致致命的仿真错误。

针对BAR特定偏移生成读和写请求的完整 PCIe* 地址的BFM处理 过程调用使用此数据结构。此处理过程允许访问Endpoint应用逻辑的测试台代码使用BAR中的偏移，并避免对分配给BAR的指定地址的追踪。下表显示了如何使用这些偏移。

表 7.  BAR Table结构

偏移量（字节）

描述

+0

BAR0中的PCI Express地址

+4

BAR1中的PCI Express地址

+8

BAR2中的PCI Express地址

+12

BAR3中的PCI Express地址

+16

BAR4中的PCI Express地址

+20

BAR5中的PCI Express地址

+24

Expansion ROM BAR中的PCI Express地址

+28

保留

+32

写入全1后的BAR0读回值(用于计算大小)

+36

写入全1后的BAR1读回值

+40

写入全1后的BAR2读回值

+44

写入全1后的BAR3读回值

+48

写入全1后的BAR4读回值

+52

写入全1后的BAR5读回值

+56

写入全1后的Expansion ROM BAR读回值

+60

保留
注： 配置例行程序不配置任何高级PCI Express功能，例如AER功能。

不仅altpcietb_bfm_rp_gen5_x16.sv中的 ebfm_cfg_rp_ep处理过程，直接读和写Endpoint Configuration Space寄存器的例程也位于Verilog HDL文件中。ebfm_cfg_rp_ep处理过程运行后，PCI Express I/O和Memory Space的布局如以下三个图例所示。存储空间布局取决于addr_map_4GB_limit输入参数的值。

图 27. 存储器空间布局— 4 GB限制下图显示当addr_map_4GB_limit为1时产生的存储器空间映射。
图 28. 存储器空间布局—无限制该图显示当addr_map_4GB_limit为0时产生的存储空间映射。
图 29. I/O地址空间此图显示I/O地址空间。
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