MAX 10 FPGA开发套件用户指南

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ID 683460
日期 9/07/2017
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文档目录
文档目录 x
1. 概述 2. 入门 3. 电路板测试系统 4. 电路板组件 A. 附加信息
1. 概述 x
1.1. 概述 1.2. 处理电路板
2. 入门 x
2.1. Quartus II网络版软件 2.2. 安装开发套件 2.3. 安装USB-Blaster驱动程序 2.4. 电路板更新门户(Board Update Portal)
3. 电路板测试系统 x
3.1. 使用Configure菜单 3.2. System Info选项卡 3.3. GPIO选项卡 3.4. Flash选项卡 3.5. HSMC选项卡 3.6. DDR3选项卡 3.7. ADC选项卡 3.8. HDMI选项卡 3.9. Sleep Mode选项卡 3.10. 功耗监视器(Power Monitor) 3.11. 时钟控制
4. 电路板组件 x
4.1. 电路板概述 4.2. 特性器件 4.3. 配置 4.4. 状态单元 4.5. 设置单元 4.6. 普通用户输入/输出 4.7. 时钟电路 4.8. 组件和接口 4.9. 储存器 4.10. 配电系统
4.3. 配置 x
4.3.1. 使用Quartus II Programmer 4.3.2. 选择内部配置方案 4.3.3. 开关和跳线设置
4.7. 时钟电路 x
4.7.1. 板载振荡器 4.7.2. 板外时钟输入/输出
4.8. 组件和接口 x
4.8.1. 10/100/1000 Ethernet PHY 4.8.2. 数字到模拟转换器 4.8.3. HDMI视频输出 4.8.4. HSMC 4.8.5. Pmod连接器 4.8.6. USB到UART
4.9. 储存器 x
4.9.1. DDR3 Rev. B Board 4.9.2. DDR3 Rev. C电路板 4.9.3. Flash
A. 附加信息 x
A.1. 用户指南修订历史 A.2. 合规性与一致性声明
A.2. 合规性与一致性声明 x
A.2.1. CE EMI一致性提醒
1. 概述
2. 入门
3. 电路板测试系统
4. 电路板组件
A. 附加信息

4.7.1. 板载振荡器

图 20. MAX 10 FPGA开发板时钟
表 14.  板载振荡器
源 图解信号名称 频率 I/O标准 MAX 10 FPGA管脚编号 应用
X1

CLK_10_ADC

 10.000 MHz 2.5 V CMOS N5 用于ADC的可编程的默认10MHz时钟
U2

CLK_25_ENET

 25.000 MHz 2.5 V CMOS - Ethernet时钟
U2 CLK_25_MAX10 25.000 MHz 2.5 V CMOS M8 MAX 10时钟
U2 CLK_50_MAXII 25.000 MHz 2.5 V/3.3V CMOS - 板载USB Blaster II的时钟
U2

CLK_50_MAX10

 50.000 MHz 2.5 V CMOS M9 MAX 10时钟
U2

CLK_DDR3_100_N

 100.000 MHz Differential SSTL-15 N15 DDR3时钟
U2

CLK_DDR3_100_P

 100.000 MHz Differential SSTL-15 N14 DDR3时钟
U2

CLK_LVDS_125_N

 125.000 MHz 2.5 V LVDS R11 LVDS时钟
U2

CLK_LVDS_125_P

 125.000 MHz 2.5 V LVDS P11 LVDS时钟
注： 对于信号CLK_50_MAXII，输出端电压为2.5V，输入端电压为3.3V，但彼此之间是电气兼容的。
注： 对于信号CLK_DDR3_100_P和CLK_DDR3_100_N，在MAX 10输入端，Differential SSTL-15用作I/O标准，因为此bank的VCCIO为1.5V。
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