MAX 10 FPGA开发套件用户指南

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ID 683460
日期 9/07/2017
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文档目录
文档目录 x
1. 概述 2. 入门 3. 电路板测试系统 4. 电路板组件 A. 附加信息
1. 概述 x
1.1. 概述 1.2. 处理电路板
2. 入门 x
2.1. Quartus II网络版软件 2.2. 安装开发套件 2.3. 安装USB-Blaster驱动程序 2.4. 电路板更新门户(Board Update Portal)
3. 电路板测试系统 x
3.1. 使用Configure菜单 3.2. System Info选项卡 3.3. GPIO选项卡 3.4. Flash选项卡 3.5. HSMC选项卡 3.6. DDR3选项卡 3.7. ADC选项卡 3.8. HDMI选项卡 3.9. Sleep Mode选项卡 3.10. 功耗监视器(Power Monitor) 3.11. 时钟控制
4. 电路板组件 x
4.1. 电路板概述 4.2. 特性器件 4.3. 配置 4.4. 状态单元 4.5. 设置单元 4.6. 普通用户输入/输出 4.7. 时钟电路 4.8. 组件和接口 4.9. 储存器 4.10. 配电系统
4.3. 配置 x
4.3.1. 使用Quartus II Programmer 4.3.2. 选择内部配置方案 4.3.3. 开关和跳线设置
4.7. 时钟电路 x
4.7.1. 板载振荡器 4.7.2. 板外时钟输入/输出
4.8. 组件和接口 x
4.8.1. 10/100/1000 Ethernet PHY 4.8.2. 数字到模拟转换器 4.8.3. HDMI视频输出 4.8.4. HSMC 4.8.5. Pmod连接器 4.8.6. USB到UART
4.9. 储存器 x
4.9.1. DDR3 Rev. B Board 4.9.2. DDR3 Rev. C电路板 4.9.3. Flash
A. 附加信息 x
A.1. 用户指南修订历史 A.2. 合规性与一致性声明
A.2. 合规性与一致性声明 x
A.2.1. CE EMI一致性提醒
1. 概述
2. 入门
3. 电路板测试系统
4. 电路板组件
A. 附加信息

4.9.2. DDR3 Rev. C电路板

注： 关于电路板的版本，请参考电路板背面底部的序列号。
MAX 10 FPGA通过使用1 Gbit x16存储器对x16 DDR3 300-MHz接口提供全速支持。此外，MAX 10支持纠错码(ECC)特性。
表 26.  DDR3管脚分配，信号名称和功能
电路板参考(U5 & U6) 图解信号名称 MAX 10 FPGA管脚编号 I/O标准 说明
U5.N3 - U6.K3 DDR3_A0 V20 1.5V SSTL 地址总线
U5.P7 - U6.L7 DDR3_A1 D19 1.5V SSTL 地址总线
U5.P3 - U6.L3 DDR3_A2 A21 1.5V SSTL 地址总线
U5.N2 - U6.K2 DDR3_A3 U20 1.5V SSTL 地址总线
U5.P8 - U6.L8 DDR3_A4 C20 1.5V SSTL 地址总线
U5.P2 - U6.L2 DDR3_A5 F19 1.5V SSTL 地址总线
U5.R8 - U6.M8 DDR3_A6 E21 1.5V SSTL 地址总线
U5.R2 - U6.M2 DDR3_A7 B20 1.5V SSTL 地址总线
U5.T8 - U6.N8 DDR3_A8 D22 1.5V SSTL 地址总线
U5.R3 - U6.M3 DDR3_A9 E22 1.5V SSTL 地址总线
U5.L7 - U6.H7 DDR3_A10 Y20 1.5V SSTL 地址总线
U5.R7 - U6.M7 DDR3_A11 E20 1.5V SSTL 地址总线
U5.N7 - U6.K7 DDR3_A12 J14 1.5V SSTL 地址总线
U5.T3 - U6.N3 DDR3_A13 C22 1.5V SSTL 地址总线
U5.M2 - U6.J2 DDR3_BA0 V22 1.5V SSTL Bank地址总线
U5.N8 - U6.K8 DDR3_BA1 N18 1.5V SSTL Bank地址总线
U5.M3 - U6.J3 DDR3_BA2 W22 1.5V SSTL Bank地址总线
U5.K3 - U6.G3 DDR3_CASn U19 1.5V SSTL 行地址总线
U5.K9 - U6.G9 DDR3_CKE W20 1.5V SSTL 时钟使能
U5.J7 - U6.F7 DDR3_CLK_P D18 Differential 1.5V SSTL 差分输出时钟
U5.K7 - U6.G7 DDR3_CLK_N E18 Differential 1.5V SSTL 差分输出时钟
U5.L2 - U6.H2 DDR3_CSn Y22 1.5V SSTL 芯片选择
U5.E7 DDR3_DM0 J15 1.5V SSTL 写掩码字节通道0
U5.D3 DDR3_DM1 N19 1.5V SSTL 写掩码字节通道1
U6.B7 DDR3_DM2 T18 1.5V SSTL 写掩码字节通道2
U5.E3 DDR3_DQ0 J18 1.5V SSTL 数据总线字节通道0
U5.F7 DDR3_DQ1 K20 1.5V SSTL 数据总线字节通道0
U5.F2 DDR3_DQ2 H18 1.5V SSTL 数据总线字节通道0
U5.F8 DDR3_DQ3 K18 1.5V SSTL 数据总线字节通道0
U5.H3 DDR3_DQ4 H19 1.5V SSTL 数据总线字节通道0
U5.H8 DDR3_DQ5 J20 1.5V SSTL 数据总线字节通道0
U5.G2 DDR3_DQ6 H20 1.5V SSTL 数据总线字节通道0
U5.H7 DDR3_DQ7 K19 1.5V SSTL 数据总线字节通道0
U5.D7 DDR3_DQ8 L20 1.5V SSTL 数据总线字节通道1
U5.C3 DDR3_DQ9 M18 1.5V SSTL 数据总线字节通道1
U5.C8 DDR3_DQ10 M20 1.5V SSTL 数据总线字节通道1
U5.C2 DDR3_DQ11 M14 1.5V SSTL 数据总线字节通道1
U5.A7 DDR3_DQ12 L18 1.5V SSTL 数据总线字节通道1
U5.A2 DDR3_DQ13 M15 1.5V SSTL 数据总线字节通道1
U5.B8 DDR3_DQ14 L19 1.5V SSTL 数据总线字节通道1
U5.A3 DDR3_DQ15 N20 1.5V SSTL 数据总线字节通道1
U6.B3 DDR3_DQ16 R14 1.5V SSTL 数据总线字节通道2
U6.C7 DDR3_DQ17 P19 1.5V SSTL 数据总线字节通道2
U6.C2 DDR3_DQ18 P14 1.5V SSTL 数据总线字节通道2
U6.C8 DDR3_DQ19 R20 1.5V SSTL 数据总线字节通道2
U6.E3 DDR3_DQ20 R15 1.5V SSTL 数据总线字节通道2
U6.E8 DDR3_DQ21 T19 1.5V SSTL 数据总线字节通道2
U6.D2 DDR3_DQ22 P15 1.5V SSTL 数据总线字节通道2
U6.E7 DDR3_DQ23 P20 1.5V SSTL 数据总线字节通道2
U5.F3 DDR3_DQS_P0 K14 Differential 1.5V SSTL 数据选通P字节通道0
U5.G3 DDR3_DQS_N0 K15 Differential 1.5V SSTL 数据选通N字节通道0
U5.C7 DDR3_DQS_P1 L14 Differential 1.5V SSTL 数据选通P字节通道1
U5.B7 DDR3_DQS_N1 L15 Differential 1.5V SSTL 数据选通N字节通道1
U6.C3 DDR3_DQS_P2 R18 Differential 1.5V SSTL 数据选通P字节通道2
U6.D3 DDR3_DQS_N2 P18 Differential 1.5V SSTL 数据选通N字节通道2
U5.K1 - U6.G1 DDR3_ODT W19 1.5V SSTL 片上终端使能
U5.J3 - U6.F3 DDR3_RASn V18 1.5V SSTL 行地址选择
U5.T2 - U6.N2 DDR3_RESETn B22 1.5V SSTL 复位
U5.L3 - U6.H3 DDR3_WEn Y21 1.5V SSTL 写使能
U5.L8 DDR3_ZQ1 — 1.5V SSTL ZQ阻抗校准
U6.H8 DDR3_ZQ2 — 1.5V SSTL ZQ阻抗校准
二级标题