MAX 10嵌入式存储器用户指南

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ID 683431
日期 11/02/2015
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1. MAX® 10嵌入式存储器概述 2. MAX® 10嵌入式存储器体系结构和功能 3. MAX® 10嵌入式存储器设计考量 4. RAM：1-Port IP内核参考 5. RAM: 2-PORT IP内核参考 6. ROM：1-PORT IP内核参考 7. ROM: 2-PORT IP内核参考 8. 移位寄存器（基于RAM）IP内核参考 9. FIFO IP内核参考 10. ALTMEMMULT IP内核参考 11. MAX 10嵌入式存储器用户指南的附加信息
2. MAX® 10嵌入式存储器体系结构和功能 x
2.1. MAX® 10嵌入式存储器一般特性 2.2. MAX® 10嵌入式存储器操作模式 2.3. MAX® 10嵌入式存储器时钟模式 2.4. MAX® 10嵌入式存储器配置
2.1. MAX® 10嵌入式存储器一般特性 x
2.1.1. 控制信号 2.1.2. 奇偶校验位 2.1.3. 读使能 2.1.4. Read-During-Write 2.1.5. 字节使能 2.1.6. Packed模式支持 2.1.7. 地址时钟使能支持 2.1.8. 异步清零
2.1.5. 字节使能 x
2.1.5.1. 字节使能控制 2.1.5.2. 数据字节输出 2.1.5.3. RAM模块操作
2.1.7. 地址时钟使能支持 x
2.1.7.1. 读周期中的地址时钟使能波形 2.1.7.2. 写周期波形中的地址时钟使能
2.1.8. 异步清零 x
2.1.8.1. 复位M9K模块中的寄存器
2.2. MAX® 10嵌入式存储器操作模式 x
2.2.1. 支持的存储器操作模式
2.3. MAX® 10嵌入式存储器时钟模式 x
2.3.1. 时钟模式中的异步清零 2.3.2. 同时的读和写中的输出读数据 2.3.3. 时钟模式的独立时钟使能
2.4. MAX® 10嵌入式存储器配置 x
2.4.1. 端口宽度配置 2.4.2. 双端口模式的存储器配置 2.4.3. 最大模块深度配置
3. MAX® 10嵌入式存储器设计考量 x
3.1. 实现外部冲突解决 3.2. 定制Read-During-Write行为 3.3. 考虑上电状态和存储器初始化 3.4. 控制时钟以降低功耗 3.5. 选择Read-During-Write输出
3.2. 定制Read-During-Write行为 x
3.2.1. 相同端口Read-During-Write模式 3.2.2. 混合端口Read-During-Write模式
3.2.2. 混合端口Read-During-Write模式 x
3.2.2.1. 使用双时钟的混合端口Read-During-Write操作
4. RAM：1-Port IP内核参考 x
4.1. RAM： MAX® 10器件的1-Port IP 内核信号 4.2. MAX 10器件的RAM: 1-Port IP内核参数
5. RAM: 2-PORT IP内核参考 x
5.1. MAX® 10器件的RAM: 2-Port IP内核信号(简单双端口RAM) 5.2. MAX® 10器件的RAM: 2-Port IP内核信号(真双端口RAM) 5.3. MAX® 10器件的RAM: 2-Port IP内核参数
6. ROM：1-PORT IP内核参考 x
6.1. MAX® 10器件的ROM：1-PORT IP内核信号 6.2. MAX® 10器件的ROM：1-PORT IP内核参数
7. ROM: 2-PORT IP内核参考 x
7.1. ROM: MAX® 10器件的2-PORT IP内核信号 7.2. MAX® 10器件的ROM:2-Port IP内核参数
8. 移位寄存器（基于RAM）IP内核参考 x
8.1. MAX® 10器件的移位寄存器(基于RAM)IP内核信号 8.2. MAX® 10器件的移位寄存器(基于RAM) IP内核参数
9. FIFO IP内核参考 x
9.1. MAX® 10器件的FIFO IP内核信号 9.2. MAX® 10器件的FIFO IP内核参数
10. ALTMEMMULT IP内核参考 x
10.1. MAX® 10器件的ALTMEMMULT IP内核信号 10.2. MAX® 10器件的ALTMEMMULT IP内核参数
11. MAX 10嵌入式存储器用户指南的附加信息 x
A.1. MAX 10嵌入式存储器用户指南的文档修订历史
1. MAX® 10嵌入式存储器概述
2. MAX® 10嵌入式存储器体系结构和功能
3. MAX® 10嵌入式存储器设计考量
4. RAM：1-Port IP内核参考
5. RAM: 2-PORT IP内核参考
6. ROM：1-PORT IP内核参考
7. ROM: 2-PORT IP内核参考
8. 移位寄存器（基于RAM）IP内核参考
9. FIFO IP内核参考
10. ALTMEMMULT IP内核参考
11. MAX 10嵌入式存储器用户指南的附加信息

5.1. MAX® 10器件的RAM: 2-Port IP内核信号(简单双端口RAM)

表 15.  RAM: 2-Port IP内核输入信号(简单双端口RAM)
信号 需要 说明
data Yes 存储器的数据输入。需要data端口并且宽度必须等于q端口的宽度。
wraddress Yes 存储器的写地址输入。需要wraddress端口，并且它必须等于raddress端口的宽度。
wren Yes wraddress端口的写使能输入。需要wren端口。
rdaddress Yes 存储器的读地址输入。需要rdaddress端口，并且它必须等于wraddress端口的宽度。
clock Yes 以下列表描述哪一个存储器时钟必须被连接到clock端口，以及不同时钟模式中的端口同步：
  • 单时钟—连接您的单时钟源到clock端口。所有寄存的端口都由相同的时钟源同步。
  • 读/写—连接您的写时钟到clock端口。与写操作相关的所有寄存器端口，例如data_a端口, address_a端口, wren_a端口，和byteena_a端口都由写时钟同步。
  • 输入/输出—连接您的输入时钟到clock端口。所欲寄存的输入端口都由输入时钟同步。
  • 独立时钟—连接您的端口A时钟到clock 端口。所有端口A的寄存的输入和输出端口都由端口A时钟同步。
inclock Yes 以下列表描述哪一个存储器时钟必须连接到inclock端口，以及不同时钟模式中的端口同步：
  • 单时钟—连接您的单独源时钟到inclock端口以及outclock端口。所有寄存的端口都被相同来源时钟同步。
  • 读/写—连接您的写时钟到inclock端口。与写操作相关的所有寄存的端口, 例如data 端口、wraddress端口、wren和byteena端口都被写时钟同步。
  • 输入/输出—连接您的输入时钟到inclock端口。所有寄存的输入端口都被输入时钟同步。
outclock Yes 以下列表描述哪一个存储器时钟必须连接到outclock端口，以及不同时钟模式中的端口同步：
  • 单时钟—连接您的单独源时钟到 inclock端口以及outclock端口。所有寄存的端口都被相同来源时钟同步。
  • 读/写—连接您的读时钟到outclock端口。与读操作相关的所有寄存的端口, 例如rdaddress端口、rdren 端口、和q端口都被读时钟同步。
  • 输入/输出—连接您的输出时钟到outclock 端口。寄存的q端口都被输出时钟同步。
rden 可选 rdaddress端口的读使能输入。 当use_eab参数被设置为 OFF时支持rden 端口。如果您想要使用读使能功能，那么请用其它存储器模块类型例化IP内核。
byteena_a 可选 屏蔽data_a端口的字节使能输入，以便只有指定的数据的字节、半字节或比特被写入。byteena_a端口在以下情况中不被支持：
  • 如果implement_in_les参数被设置为ON。
  • 如果operation_mode参数被设置为ROM。
outclocken 可选 outclock端口的时钟使能输入。
inclocken 可选 inclock端口的时钟使能输入。
表 16.  RAM: 2-Port IP内核输出信号(简单双端口RAM)
信号 需要 说明
q Yes 存储器的数据输出。需要q端口，并且它必须等于数据端口的宽度。
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