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9.2. MAX® 10器件的FIFO IP内核参数
| 参数 | HDL参数 | 说明 |
|---|---|---|
| How wide should the FIFO be? | lpm_width | 指定SCFIFO模式和 DCFIFO模式中 FIFO IP内核的data和q端口的宽度。对于DCFIFO_MIXED_WIDTHS模式中的FIFO IP内核，该参数仅指定data端口的宽度。 |
| Use a different output width 1 | lpm_width_r | 指定DCFIFO_MIXED_WIDTHS模式中的FIFO IP内核的q端口的宽度。 |
| Usedw[] | lpm_widthu | 指定SCFIFO模式中FIFO IP内核的usedw端口的宽度，或DCFIFO模式中FIFO IP内核的rdusedw和wrusedw端口的宽度。对于DCFIFO_MIXED_WIDTHS模式中的FIFO IP内核，它仅表示wrusedw端口的宽度。 |
| How deep should the FIFO be? | lpm_numwords | 指定您需要的FIFO的深度。该值必须至少为4。分配的值必须符合2个LPM_WIDTHU公式。 |
| Which kind of read access do you want with the rdreq signal? | lpm_showahead | 指定FIFO处于正常同步FIFO模式还是show-ahead mode同步FIFO模式。对于正常同步FIFO模式，FIFO IP内核将rdreq端口作为一个正常读请求，以便在端口置位时仅执行读操作。对于show-ahead mode同步FIFO模式，FIFO IP内核将rdreq端口作为read-acknowledge，以便自动输出FIFO IP内核中的有效数据的第一个字 (当empty或rdempty端口为低电平时)，而无需置位rdreq信号。置位rdreq信号会导致 FIFO IP内核输出下一个数据字(如果适用)。如果您打开这个参数，那么可能会降低性能。 |
| Do you want a common clock for reading and writing the FIFO? | lpm_type | 识别参数化模块库(LPM)实体名称。值为SCFIFO和DCFIFO。 |
| Disable overflow checking. Writing to a full FIFO will corrupt contents | overflow_checking | 指定是否使能保护电路以进行上溢检查（当FIFO IP内核为满时禁用wrreq端口）。该参数被默认为使能。 |
| Disable underflow checking. Reading from an empty FIFO will corrupt contents. | underflow_checking | 指定是否使能保护电路以进行下溢检查（当FIFO IP内核为空时禁用rdreq端口）。该参数被默认为使能。请注意，从一个空SCFIFO模式读取会产生无法预测的结果。 |
| Add an extra MSB to usedw 2 | add_usedw_msb_bit | 增加1比特的rdusedw和wrusedw端口的宽度。通过增加宽度，它防止FIFO IP内核满时回到0。该参数被默认为禁用。 |
| How many sync stages? 2 | rdsync_delaypipe | 指定跨越时钟域的同步阶段数。rdsync_delaypipe参数的值与写控制逻辑到读控制逻辑的同步阶段相关联；wrsync_delaypipe参数与读控制逻辑到写控制逻辑的同步阶段相关联。如果时钟没有被同步，那么使用这些参数来设置同步阶段数，并且设置clocks_are_synchronized参数设置为FALSE。实现的实际同步阶段根据目标器件与分配的参数值具有不同的关联。 |
| How many sync stages? 2 | wrsync_delaypipe | 指定跨越时钟域的同步阶段数。rdsync_delaypipe参数的值与写控制逻辑到读控制逻辑的同步阶段相关联；wrsync_delaypipe参数与读控制逻辑到写控制逻辑的同步阶段相关联。如果时钟没有被同步，那么使用这些参数来设置同步阶段数，并且设置clocks_are_synchronized参数设置为FALSE。实现的实际同步阶段根据目标器件与分配的参数值具有不同的关联。 |
| Implement FIFO storage with logic cells only, even if the device contains memory blocks. | use_eab | 指定是否使用RAM模块构建FIFO IP内核。该参数被默认为禁用。如果您关闭该参数，那么FIFO IP内核在逻辑单元中实现，而无需考虑分配到What should the memory block type be参数的存储器模块类型。 |
| Add circuit to synchronize ‘aclr’ input with ‘wrclk’ 2 | write_aclr_synch | 指定是否添加导致aclr端口内部地由wrclk时钟同步的电路。添加电路会防止损坏FIFO IP内核的wrreq和aclr端口之间的争用状态。该参数被默认为禁用。 |
| Add circuit to synchronize ‘aclr’ input with ‘rdclk’ | read_aclr_synch | 指定是否添加导致aclr端口内部地由rdclk时钟同步的电路。添加电路会防止损坏FIFO IP内核的rdreq和aclr端口之间的争用状态。该参数被默认为禁用。 |
| Which type of optimization do you want? 2 | clocks_are_synchronized | 指定写和读时钟是否被同步，从而决定实现FIFO稳定运行而添加的内部同步阶段数。该值为TRUE和FALSE。如果省略，默认值为FALSE。如果写时钟和读时钟总是被同步并且它们是彼此的倍数，那么您必须仅将参数设置为TRUE。否则，将其设置为FALSE以避免亚稳态问题出现。如果时钟不被同步，那么设置参数为FALSE，并使用rdsync_delaypipe和wrsync_delaypipe参数来决定所需的同步阶段数。 |
| What should the memory block type be | ram_block_type | 指定要使用的目标器件的存储器模块。要根据您设置的RAM配置获得正确实现，需要允许 Quartus® Prime软件通过忽略该参数并打开Implement FIFO storage with logic cells only, even if the device contains memory blocks.参数而自动选择存储器类型。这使得Compiler可以灵活地根据所要的FIFO深度来将存储器功能布局在任何可用的存储器资源。 |
| Would you like to register the output to maximize the performance but use more area? 3 | add_ram_output_register | 指定是否要寄存q输出。值为Yes (最佳速度)和No (最小区域)。默认值为No (最小区域)。 |
| Becomes true when usedw[] is greater than or equal to: 3 | almost_full_value | 设置almost_full端口的阈值。当FIFO IP内核中的存储的字数大于或等于该值时，almost_full端口被置位。 |
| Almost full 3 | ||
| Almost empty 3 | almost_empty_value | 设置almost_empty端口的阈值。当FIFO IP内核中存储的字数小于该值时，almost_empty端口被置位。 |
| Becomes true when usedw[] is less than: 3 | ||
| Currently selected device family | intended_device_family | 指定与 Quartus® Prime工程中设置的器件匹配的所需器件。仅将该参数用于功能仿真。 |
1 仅适用于DCFIFO_MIXED_WIDTHS模式。
2 仅适用于DCFIFO模式。
3 仅适用于SCFIFO模式。