Intel® Cyclone® 10 LP管脚连接指南的注释
- FPP配置在大多数器件中受到支持，除了E144封装。
- 电源去耦电容的电容值应该在考虑了需要对去耦的特定电路提供操作频率的供电量后才选择。电源层的目标阻抗应该基于器件/电源的电流消耗和电压降的要求来计算。然后应该使用合适数量的电容去耦电源层。由于封装的安装“等效串联电感”，板级电容不会去耦高于100 MHz。应该考虑适当的电路板设计技术，如具有低电感的间电容用于较高频率的去耦。为了帮助去耦分析，配电网络(PDN)设计工具可充当卓越的去耦分析工具。
- 对于AC耦合链接，AC耦合电容可沿着通道置于任何地方。PCI Express协议要求将AC耦合电容置于接口的发送器侧，该接口允许插入和拔出适配器。
- 使用 Intel® Cyclone® 10 LP早期功耗估算器来确定VCCINT和其它电源供应的电流要求。
- 这些电源可能在多个 Intel® Cyclone® 10 LP器件中共享电源层。
- 将独立的调功器用于VCCA和VCCD_PLL。PLL电源可能源自电路板上的另一个平面，但必须使用抗氧体磁珠或其它等同的方法进行隔离。如果使用抗氧体磁珠，则选择具有低DC电阻的0402封装，比连接到(VCCA或VCCD_PLL)电源的最大稳定状态电流具有较高的电流率，并且在100 MHz的高电阻。
- 每种器件密度的专用全局时钟数不同。请参阅 Intel® Cyclone® 10 LP器件手册的" Intel® Cyclone® 10 LP器件中的时钟网络与PLL"章节。
- 每种器件密度中由含GPLL和MPLL组成的PLL数不同。10CL006和10CL010支持2个PLL。10CL016和其它更大的 Intel® Cyclone® 10 LP密度支持4个PLL。
- VCCA可能会使用最大±3%电压纹波的开关稳压器。VCCD_PLL可能会使用最大±3%电压纹波的开关电源。
- 使用2.5 V/3.0 V/3.3 V配置电压标准连接 Intel® Cyclone® 10 LP器件时，必须按照特定的要求。所有I/O输入必须保持最高4.1 V的AC电压。请参阅" Intel® Cyclone® 10 LP器件的配置和远程系统更新"章节的配置和JTAG管脚的I/O要求。
- 每种器件密度和封装的差分TX/RX通道是不同的。请参阅 Intel® Cyclone® 10 LP器件手册的" Intel® Cyclone® 10 LP器件的I/O功能"章节。
- Intel® 强烈建议对每个独立的电源使用独立的PCB过孔或者在封装上接地焊球。在PCB上共享电源或接地管脚过孔可能会导致对器件产生噪声耦合，并会降低抖动性能。
- 仅在VCCINT 1.2 V的 Intel® Cyclone® 10 LP器件中支持CRC错误检测，而在VCCINT 1.0 V的 Intel® Cyclone® 10 LP器件则不支持。
- 在 Intel® Quartus® Prime软件列出未使用的时钟输入管脚作为GND+ (未使用的输入时钟和PLL)的设计工程进行编译之后才创建 Intel® Quartus® Prime*.管脚文件。验证 Intel® Quartus® Prime*管脚文件中列出的任何管脚是否按照这些建议连接到电路板。
- Intel® Cyclone® 10 LP器件有两种产品系列；一种由内核电压VCCINT 1.0 V供电；另一种则由内核电压VCCINT 1.2 V供电。每种产品具有不同的订购码。
- 每种器件密度可选的高速差分参考时钟输入数是不同的。