时钟和PLL管脚
注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查您的管脚连接性。根据器件密度、封装、I/O约束、电压分配和本文档或器件手册未详细说明的其它因素，这些规则因不同的器件会有所不同。
| 管脚名称 | 管脚功能 | 管脚说明 | 连接指南 |
|---|---|---|---|
| CLK[0,2,4,6,9,11,13,15], DIFFCLK_[0..7]p (注释7) | 时钟，输入 | 专用全局输入管脚也可以被用于差分全局时钟输入或用户输入管脚的正极输入。 | 将未使用的CLK或DIFFCLK管脚连接到GND。 |
| CLK[1,3,5,7,8,10,12,14], DIFFCLK_[0..7]n (注释7) | 时钟，输入 | 专用全局时钟输入管脚也可以被用于差分全局时钟输入或用户输入管脚的负极输入。 | 将未使用的CLK或DIFFCLK管脚连接到GND。 |
| PLL[1..4]_CLKOUTp (注释8) | I/O，输出 | PLL [1..4]中的外部时钟输出可选的正端。如果由PLL输出驱动，则每个管脚可被分配到单端或差分I/O标准。 | 没有将该管脚用作时钟输出时，则可以作为用户I/O使用。未使用这些管脚时，则按照 Intel® Quartus® Prime软件中的定义连接它们。 |
| PLL[1..4]_CLKOUTn (注释8) | I/O，输出 | PLL [1..4]中的外部时钟输出可选的负端。如果由PLL输出驱动，则每个管脚可被分配到单端或差分I/O标准。 | 没有将该管脚用作时钟输出时，则可以作为用户I/O使用。未使用这些管脚时，则按照 Intel® Quartus® Prime软件中的定义连接它们。 |