配置/JTAG管脚
注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查您的管脚连接性。根据器件密度、封装、I/O约束、电压分配和本文档或器件手册未详细说明的其它因素，这些规则因不同的器件会有所不同。
| 管脚名称 | 管脚功能 | 管脚说明 | 连接指南 |
|---|---|---|---|
| MSEL[0..3] | 输入 | 设置配置方案的配置输入管脚。一些较小的 Intel® Cyclone® 10 LP器件或封装选项不支持具有快速延迟(3.0V/2.5V)的AS配置方案，并且没有MSEL[3]管脚。 | 这些管脚通过9-KΩ电阻内部连接到GND。请勿悬空这些管脚。未使用这些管脚时，可以将它们连接到GND。根据所使用的配置方案，将这些管脚连接到VCCA或GND。请参阅 Intel® Cyclone® 10 LP手册中" Intel® Cyclone® 10 LP器件的配置和远程系统更新 Devices"章节。如果只使用JTAG配置，则将这些管脚连接到GND。 |
| nCE | 输入 | 专用的有效低电平芯片使能。当nCE处于低电平时，器件被使能。当nCE处于高电平时，器件被禁用。 | 在多器件配置中，第一个器件的nCE被连接至低电平，而其nCEO管脚驱动链中下一个器件的nCE。在单器件配置和JTAG编程中，nCE应该连接到GND。 |
| nCONFIG | 输入 | 专用的配置控制输入。用户模式期间下拉该管脚会导致FPGA丢失配置数据，进入复位状态，并且三态所有I/O管脚。返回这个管脚至逻辑高水平表明重配置。 | 如果您正在使用下载电缆的PS配置方案，则通过10-kΩ电阻将该管脚连接到VCCA。对于其它的配置方案，如果未使用该管脚，则必须直接连接该管脚或者通过10-KΩ电阻连接到VCCIO。 |
| CONF_DONE | 双向(开漏) | 这是一个专用的配置状态管脚。作为状态输出，CONF_DONE管脚在配置之前和期间驱动至低电平。一旦准确无误地接收所有的配置数据后，初始化周期开始，释放CONF_DONE。作为状态输入，接收了所有数据后，CONF_DONE变为高电平。该器件初始化并进入用户模式。 | 该管脚不可以作为用户I/O管脚使用。CONF_DONE应该会被外部10-KΩ上拉电阻拉高。 |
| nCEO | I/O，输出(开漏) | 器件配置完成后，驱动至低电平的输出。如果该管脚没有用于器件配置，则可作为普通I/O使用。 | 未使用该管脚时，则可以悬空它。在多器件配置期间，该管脚提供后续器件的nCE管脚。在本例中，将10-KΩ上拉电阻连接到链中所有器件可接受的电压，这样满足了接收器件的输入电压。单器件配置期间，该管脚可作为普通I/O使用。 |
| nSTATUS | 双向(开漏) | 这是一个专用的配置状态管脚。FPGA在上电后立即驱动nSTATUS到低电平，并且在上电复位(POR)时间后释放它。作为状态输出，如果在配置期间发生错误，nSTATUS被拉低。作为状态输入，当配置或初始化期间，nSTATUS被外部源驱动至低电平时，器件进入错误状态。 | 该管脚不可以作为用户I/O管脚使用。nSTATUS应该会被外部10-KΩ上拉电阻拉高。 |
| TCK | 输入 | 专用JTAG测试时钟输入管脚。 | 通过1-kΩ下拉电阻将该管脚连接到GND。要禁用JTAG电路，可将TCK连接到GND。 |
| TMS | 输入 | 专用JTAG测试模式选择输入管脚。 | 通过1-kΩ至10-KΩ的上拉电阻将该管脚连接到VCCA (注释10)。要禁用JTAG电路，可将TMS连接到VCCA。 |
| TDI | 输入 | 专用JTAG测试数据输入管脚。 | 通过1-kΩ至10-KΩ的上拉电阻将该管脚连接到VCCA (注释10)。要禁用JTAG电路，可将TDI连接到VCCA。 |
| TDO | 输出 | 专用JTAG测试数据输出管脚。 | 如果未使用TDO管脚，则悬空它。 |
| nCSO | I/O，输出(AS) | 该管脚在AS模式中作为nCSO。 nCSO：AS模式中从FPGA到串行配置器件的输出控制信号，这使能了配置器件。 |
不在AS模式下编程器件时，则不会使用nCSO。如果该管脚不作为I/O使用，则应该悬空它。 |
| DATA1, ASDO | 输入(FPP)，输出(AS) | 该管脚在PS和FPP模式下用作DATA1，在AS模式下用作ASDO。 DATA1：非AS模式下的数据输入。字节宽配置数据出现在目标器件的DATA[0..7]。在PS配置方案中，DATA1在配置期间用作用户I/O管脚，这意味着它是三态的。FPP配置完成后，DATA1可作为用户I/O管脚使用，而该管脚的状态则取决于复用管脚的设置。 ASDO：AS模式中从FPGA到串行配置器件的控制信号，用于读取配置数据。 |
不在AS模式下编程器件时，该管脚可作为用户I/O管脚使用。如果该管脚不作为用户I/O使用，则应该悬空它。 |
| DATA[2..7] | 输入(FPP) | 数据输入。字节宽或字宽配置数据出现在目标器件的DATA[0..7]。在AS或PS配置方案中，它们在配置期间用作用户I/O管脚，这意味着它们是三态的。FPP配置完成后，DATA [2..7]可作为用户I/O管脚使用，而这些管脚的状态则取决于复用管脚的设置。 | 不在FPP模式下编程器件时，这些管脚可作为用户I/O管脚使用。如果该管脚不作为用户I/O使用，则应该悬空它。 |
| DCLK | 输入(PS, FPP)，输出(AS) | 专用的配置时钟管脚。在PS和FPP配置中，DCLK被用于将配置数据从外部源驱动到FPGA。在AS模式中，DCLK是FPGA的一个输出，为配置接口提供时序。 | 不要悬空该管脚。可将该管脚驱动到高电平或低电平。只有在主动串行配置后，才可以将DCLK配置为用户I/O。 |
| CRC_ERROR (注释13和15) | I/O，输出 | 有效高电平信号表明错误检测电路已经检测到配置SRAM位中的错误。该管脚是可选的，并且在使能了CRC错误检测电路时被使用。如果该管脚不用于CRC错误检测，则可作为普通I/O使用。CRC_ERROR管脚是默认的专用输出管脚。或者，您可以在 Intel® Quartus® Prime软件的Device & Pin选项对话框下使能CRC_ERROR管脚作为开漏输出使用。 | 使用该管脚时，通过外部10-KΩ上拉电阻，将其连接到链中所有器件可接受的电压，这样满足了接收器件的输入电压。未使用该管脚时，则可以悬空它。 |
| DEV_CLRn | I/O (关闭选项时)，输入(打开选项时) | 可选的管脚使设计人员能够覆盖所有器件寄存器上的全部清零。当该管脚被驱动至低电平时，所有寄存器均被清零；当被驱动至高电平时，所有寄存器均按编程工作。在 Intel® Quartus® Prime软件下勾选Enable device-wide reset (DEV_CLRn)选项，就可以使能该管脚。 | 当没有使用专用的输入DEV_CLRn，并且也没有作为I/O管脚使用时，可将它连接到GND。 |
| DEV_OE | I/O (关闭选项时)，输入(打开选项时) | 可选的管脚使设计人员能够覆盖器件上的所有三态。当该管脚被驱动为低电平时，所有I/O管脚被置于三态；当被驱动为高电平时，所有I/O管脚均按设计运行。在 Intel® Quartus® Prime软件下勾选Enable device-wide output enable (DEV_OE)选项，就可以使能该管脚。 | 当没有使用专用的输入DEV_OE，并且也没有作为I/O管脚使用时，则应该将它连接到GND。 |
| DATA0 | 输入(PS, FPP, AS) | 专用的配置数据输入管脚。在串行配置模式下，位宽配置数据是通过该管脚接收的。完成AS配置后，DATA0是一个具有可选用户控制的专用输入管脚。完成PS或FPP配置后，DATA0可作为用户I/O管脚使用，并且该管脚的状态取决于复用管脚的设置。 | 如果在AS配置模式中使用串行配置器件，对于DATA0，必须在该串行配置器件的近端连接一个25-Ω串行电阻。当没有使用专用的输入DATA0，并且也没有作为I/O使用时，则应该悬空它。 |
| INIT_DONE | I/O，输出(开漏) | 这是一个复用管脚，当没有使能为INIT_DONE时，可用作I/O管脚。使能后，一个从低至高的跳变表明器件已经进入用户模式。如果使能了INIT_DONE输出，那么INIT_DONE管脚在配置后无法作为用户I/O管脚使用。在 Intel® Quartus® Prime软件下勾选Enable INIT_DONE output选项，就可以使能该管脚。 | 使用该管脚时，通过外部10-KΩ上拉电阻，将其连接到链中所有器件可接受的电压，这样满足了接收器件的输入电压。未使用该管脚时，则可以悬空或连接到GND。 |
| CLKUSR | I/O，输入 | 可选用户提供的时钟输入。同步了一个或多个器件的初始化。如果没有使能该管脚用作用户提供的配置时钟，则可以作为用户I/O管脚使用。在 Intel® Quartus® Prime软件下勾选Enable user-supplied start-up clock (CLKUSR)选项，就可以使能该管脚。 | 如果CLKUSR管脚不用作配置时钟输入，也不用作I/O，那么应该将该管脚连接到GND。 |