2.1. 英特尔® Agilex™ 5 FPGA和SoC D系列

英特尔® Agilex™ 5 FPGA和SoC器件概述

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日期 1/10/2023

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2.1. 英特尔® Agilex™ 5 FPGA和SoC D系列

表 4. D系列FPGA家族规划——内核特性此表中为资源/性能的最大值。
器件	逻辑单元	M20K		MLAB		DSP
器件	逻辑单元	数量	容量(Mb)	数量	容量(Mb)	18×19乘法器	峰值INT8 （TOPS ⁵ ）
A5D,010	103,250	534	10.43	1,780	1.09	552	8.48
A5D 025	254,054	1,281	25.02	3,420	2.09	1,472	22.61
A5D 031	318,600	1,602	31.29	5,400	3.30	1,840	28.26
A5D 051	515,070	2.563	50.06	8,440	5.15	2,944	45.22
A5D 064	644,280	3,204	62.58	10,920	6.67	3,680	56.22

表 5. D系列FPGA家族规划—I/O和接口此表中为资源/性能的最大值。
器件	HVIO (1.8 V–3.3 V)	HSIO (1.05 V–1.3 V)	PLL数量		1.3 V LVDS对速率为1.6 Gbps	外部存储器接口		MIPI* D-PHY* 接口
器件	HVIO (1.8 V–3.3 V)	HSIO (1.05 V–1.3 V)	I/O PLL	架构提供的I/O PLL⁶	1.3 V LVDS对速率为1.6 Gbps	DDR4 (×64)	DDR4, DDR5, LPDDR4, LPDDR5 (×32)	MIPI* D-PHY* 接口
A5D 010	60	384	8	11	192	2	4	28
A5D 025	60	384	8	11	192	2	4	28
A5D 031	60	384	8	11	192	2	4	28
A5D 051	60	384	8	13	192	2	4	28
A5D 064	60	384	8	13	192	2	4	28

表 6. D系列FPGA家庭规划—收发器和HPS此表中为资源/性能的最大值。
器件	收发器 28.1 Gbps 最大速率	PCIe 4.0实例		10/25 Gigabit 以太网 (MAC & PCS)	HPS
器件	收发器 28.1 Gbps 最大速率	×4	×8	10/25 Gigabit 以太网 (MAC & PCS)	处理器	高速缓存大小
A5D 010	16	4	2	8	Arm* Cortex* -A76双核处理器最高达到1.8 GHz Arm* Cortex* -A55双核处理器最高达到1.5 GHz	共享：2 MB L3 Cortex* -A76: 64 KB L1 256 KB L2 Cortex* -A55: 32 KB L1 128 KB L2
A5D 025	16	4	2	8
A5D 031	16	4	2	8
A5D 051	24	6	3	12
A5D 064	32	8	4	16

⁵ 每秒万亿次操作

⁶ 架构提供的I/O PLL数量包括收发器bank中的System PLL。如果您不将System PLL用于收发器，那么您可以将System PLL用于内核架构。