AN 728：Arria 10器件的I/O PLL重配置和动态相移

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ID 683845
日期 5/05/2016
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1. Arria® 10器件的I/O PLL重配置与动态相移
1. Arria® 10器件的I/O PLL重配置与动态相移 x
1.1. 实现Altera PLL Reconfig IP内核中的I/O PLL重配置 1.2. 实现Altera IOPLL IP内核中I/O PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 文档修订历史
1.1. 实现Altera PLL Reconfig IP内核中的I/O PLL重配置 x
1.1.1. Altera PLL Reconfig IP内核中的 Avalon® -MM接口端 1.1.2. 连接Altera IOPLL和Altera PLL Reconfig IP内核 1.1.3. Altera IOPLL和Altera PLL Reconfig IP内核间连接性 1.1.4. I/O PLL重配置写操作 1.1.5. I/O PLL重配置读操作 1.1.6. 地址总线和数据总线设置 1.1.7. .mif流重配置
1.1.4. I/O PLL重配置写操作 x
1.1.4.1. .mif流重配置的写操作
1.1.6. 地址总线和数据总线设置 x
1.1.6.1. 计数器设置重配置的地址总线和数据总线设置 1.1.6.2. 动态相移的地址总线和数据总线设置 1.1.6.3. 关于带宽设置重配置的地址总线和数据总线设置 1.1.6.4. 环路滤波器和电荷泵设置中的数据总线设置 1.1.6.5. 关于.mif流重配置的地址总线和数据总线设置
1.1.7. .mif流重配置 x
1.1.7.1. .mif文件格式 1.1.7.2. .mif流重配置操作码
1.2. 实现Altera IOPLL IP内核中I/O PLL动态相移 x
1.2.1. Altera IOPLL IP内核中的动态相移端口 1.2.2. I/O PLL动态相移操作
1.4. 使用设计实例 x
1.4.1. 设计实例1：I/O PLL重配置 1.4.2. 设计实例2：.mif流重配置 1.4.3. 设计实例3：I/O PLL动态相移
1. Arria® 10器件的I/O PLL重配置与动态相移

1.1.1. Altera PLL Reconfig IP内核中的 Avalon® -MM接口端

表 1.  Altera PLL Reconfig IP内核中的 Avalon® -MM接口端
端口 方向 说明
mgmt_clk 输入 动态重配置时钟驱动Altera PLL Reconfig IP内核。此端口必须与有效时钟源连接，且最大输入时钟频率为100 MHz。该时钟可以是独立时钟源。
mgmt_reset 输入 高电平有效信号。同步复位输入以清除Altera PLL Reconfig IP内核中全部数据。
mgmt_waitrequest 输出 当PLL重配置进程开始后，此端口变高并在PLL重配置期间保持高电平。PLL重配置进程完成后，此端口变低。
mgmt_read 输入 高电平有效信号。置位以指示一个读操作。
mgmt_write 输入 高电平有效信号。置位以指示一个写操作。
mgmt_readdata[31:0] 输出 mgmt_read信号被置位时，从该端口读取数据。
mgmt_address[8..0] 输入 为读或写操作指定数据总线地址。
mgmt_writedata[31:0] 输入 mgmt_write信号被置位时，写数据到该端口。
mgmt_byteenable[3..0] 输入 可选。允许从一个数据总线宽度大于32 bits的 Avalon® -MM接口对Altera PLL Reconfig IP内核写操作。
reconfig_from_pll[63..0] 输入 与Altera IOPLL IP内核中reconfig_from_pll[63..0]总线连接的总线。
reconfig_to_pll[63..0] 输出 与Altera IOPLL IP内核中reconfig_to_pll[63..0]总线连接的总线。
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