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1.4.1. 设计实例1：I/O PLL重配置
设计实例利用10AX115R2F40I2SGE2器件演示使用Altera PLL Reconfig IP内核的I/O PLL动态重配置实现。该设计实例包括Altera IOPLL IP内核，Altera PLL Reconfig IP内核以及Altera In-System源& Probe IP内核。
中等带宽中，I/O PLL分别在计数器C0输出和计数器C1输出上合成0 ps相移400 MHz输出和0 ps相移200 MHz输出两个时钟。输入参考时钟是50 MHz。
Altera PLL Reconfig IP内核连接到状态机以执行I/O PLL重配置操作。reset_SM输入端的低脉冲通过Altera In-System源& Probe IP内核触发I/O PLL重配置操作。I/O PLL重配置操作完成后，I/O PLL在中等带宽中进行如下配置：
- 100 MHz 0 ps相移在计数器C0输出
- 100 Mhz 312 ps相移在计数器C1输出
执行以下步骤，运行设计实例测试：
- 下载并恢复an728-iopll-reconfig-general.qar文件。
- 如有必要，更改设计实例中的器件和管脚约束（refclk，c0_out，c1_out，以及locked管脚）以匹配您的硬件。
- 重新编译设计实例。并确保重新编译后的设计实例中完全不存在时序违规。
- 打开AN.spf通过test.sof编程器件。
- 置位reset_reconfig信号中的高脉冲以复位Altera PLL Reconfig IP内核。然后置位reset_SM信号中的高脉冲以启动I/O PLL动态重配置操作。
图 4. I/O PLL重配置设计实例的波形实例