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Ixiasoft
1.3. 设计考量
复位PLL
- 更改M计数器，N计数器，或环路滤波器设置时，I/O PLL会丢失并恢复锁定。为保持参考时钟和输出时钟间正确的相位关系，就在重配置完成后置位areset信号以复位PLL。Altera建议在M计数器，N计数器，或环路滤波器设置的任何重配置操作后，总是复位PLL。
- 更改C计数器设置时，可能会丢失C计数器间预期的相位关系。重配置完成后置位areset信号以恢复预期的相位关系。如果相位关系在您的应用中不重要，则不需要复位。
- 复位PLL不会修改计数器或环路滤波器设置。但会撤销所有已执行动态相移操作。PLL复位后，C计数器上的相移恢复为初始编程设置。
配置约束
I/O PLL配置必须遵循以下约束：
- 相位频率检测器（PFD）和VCO有各自操作的合法频率范围。
- M计数器值和用户所选带宽模式的环路滤波器设置必须正确。
如果违反任何配置约束，I/O PLL会锁定失败或者出现较差的抖动性。
如果重配置使用.mif流的PLL，Altera IOPLL IP内核总是在自动生成的.mif文件中产生合法PLL配置。
如果直接应用PLL重配置写操作则必须确保PLL设置合法。Altera IOPLL参数编辑器提供几种确认合法PLL配置的方法从而发现合法配置组合。
时序收敛
- 重配置PLL的计数器和环路滤波器设置会改变输入频率和PLL时钟的不确定性。动态相移仅影响输出时钟相位。
- Quartus® Prime软件中的TimeQuest时序分析器仅执行初始PLL设置时序分析。必须核实您的设置在动态重配置或动态相移后收敛时序。
- Altera建议通过预期的配置设置编译PLL设计从而在PLL设置的时钟里确定variation。
其他设计考量
- I/O PLL重配置接口支持自由运行的mgmt_clk信号。I/O PLL动态相移接口支持自由运行的scanclk信号。这些接口无需精确控制mgmt_clk和scanclk信号的开始和结束。
- 重配置命令在PLL重配置IP内核中被排列起来，并在完成后被删除。在mgmt_reset信号上置位一个高脉冲从而将IP内核复位到其初始状态，清除所有已排列的命令。
- 通过非零相移重配置PLL时要谨慎。修改M计数器和N计数器设置不会改变相对相移（以百分比计），但会改变绝对相移（以皮秒（picoseconds）计)。修改C计数器设置不会改变绝对相移，但改变相对相移。
- 写入使用 Nios® 处理器 Avalon® -MM主端口的Altera PLL Reconfig IP内核时，采用默认的 Nios® 字寻址方案。 Nios® 处理器生成11-bit地址。Qsys自动将此11-bit地址转换成符合Altera PLL Reconfig IP内核要求的正确9-bit地址。