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3.2.2. PIPE的PLL布局
在相同的收发器tile中例化PIPE接口和PCIe Hard IP时,请注意ATX PLL和ATX-fPLL间距规则。有关更多信息,请参考PLL布局部分。
使用PCIe时的TX PLL指南
- 如果在Gen2或Gen3速度上使用4个或更多个PCIe通道,那么 Intel® 建议L-Tile ES1/L-Tile Production (仅PIPE)中tile的其余通道由ATX PLL驱动。使用ATX PLL来驱动这些通道,可帮助实现更好的性能。如果fPLL用于驱动其余的通道,那么 Intel® Quartus® Prime将会发出严重警告信息。
- 有关PIPE的PLL布局的详细信息,请参阅" Intel® Stratix® 10收发器PHY用户指南"中的"如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL"。
6 如果使用fPLL而不是ATX PLL,那么Quartus将会发出严重警告