Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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文档目录
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1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

2.1.4. L-Tile和H-Tile的参考时钟指南

发送器PLL和时钟数据恢复(CDR)模块需要一个输入参考时钟源以生成收发器操作所需的时钟。该输入参考时钟必须在器件上电时保持稳定并且自由运行，以实现正确的PLL校准。

Intel® Stratix® 10收发器PLL有5个可能的输入参考时钟源，具体取决于抖动的要求：

  • 专用的参考时钟管脚
  • 参考输入管脚
  • 参考时钟网络
  • PLL级联输出(仅fPLL)
  • 内核时钟网络(仅fPLL)
注： 每个内核时钟网络参考时钟管脚无法驱动位于多个L/H-Tiles上的fPLL。

Intel公司建议使用专用参考时钟管脚和参考时钟网络，以实现最佳抖动性能。

为了实现最佳抖动性能，Intel建议将参考时钟布局在尽可能靠近发送器PLL的地方。下面的协议要求将参考时钟布局在与发送器PLL相同的bank上：
  • OTU2e、OTU2、OC-192和10G PON
  • 6G和12G SDI
注： 为了获得GXT通道的最佳性能，建议发送器PLL的参考时钟从相同bank中的专用参考时钟管脚中获取。
图 26. 输入参考时钟源
注： 在 Intel® Stratix® 10器件中，FPGA架构内核时钟网络仅可用作fPLL的输入参考源。

输入参考时钟是一个差分信号。Intel公司建议使用相同bank中的专用参考时钟管脚作为发送器PLL，以实现最佳抖动性能。输入参考时钟必须在器件上电时保持稳定并且自由运行，以实现正确的PLL操作和PLL校准。如果参考时钟在器件上电时不可用，那么PLL必须在参考时钟可用时重新校准PLL。

图 27. 专用参考时钟管脚和其它的参考时钟源在 Intel® Stratix® 10 L-Tile和H-Tile器件中，发送器PLL (ATX PLL和fPLL)可以使用专用参考时钟管脚和参考时钟网络。
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