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3.1.1. PCIe Hard IP的通道布局
PCIe Lane 0始终映射到收发器tile的ch0。收发器tile的Channel 0 = Bank 0,Channel 0。
PCIe x1、x2、x4和x8配置总共使用8个收发器通道。
CvP支持
仅左下方的收发器tile支持通过协议的配置(CvP)。
图 33. PCIe x1、x2、x4、x8和x16的收发器通道的利用
对于L-Tile ES1和L-Tile Production (仅PIPE),运行速率高于6.5 Gbps的任何收发器通道与有效的PCI Express接口共享一个tile,该接口具有Gen2或Gen3的功能,并配置超过2个通道(Gen2/3 x4, x8, x16),在PCI Expres速率变化期间(PCIe链路调训上电或断开,例如:链路断开并开始链路调训)可能会观察到瞬间位错误(BER)。与有效的PCI Express接口共享一个tile收发器通道仅Gen1不会受到影响。