40G 以太网 MAC 和 PHY 英特尔® FPGA IP 核
40G 以太网 MAC 和 PHY 英特尔® FPGA IP 内核提供 IEEE 802.3ba-2010。40 Gbps 以太网是一项行业标准,与媒体访问控制 (MAC) 和 PHY (PCS+PMA) 功能兼容。有了它,英特尔® FPGA 可以通过铜缆或光收发器模块与另一个设备连接。该 IP 支持 IEEE 1588 v2 标准,具有两步时间戳以及多种英特尔® Stratix® 或英特尔® Arria® FPGA 的背板功能。
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40G 以太网 MAC 和 PHY 英特尔® FPGA IP 核
特性
- 符合 IEEE 802.3ba-2010 40 Gbps 以太网标准。
- XLAUI 物理介质连接 (PMA) 硬 IP 和外部接口包含串行收发器通道,每个通道的运行速率均高达 10.3125 Gbps。
- FPGA 架构中实施的 40GbE 物理编码子层 (PCS) 软 IP
- 40GbE MAC 软 IP,具有可配置的功能集。
- 支持的选项:
- 40GbE。
- MAC+PHY、仅 PHY 或仅 MAC。
- 传输器加接收器(全双工)、仅发送器或仅接收器。
- 硬件经验证,支持全 40 Gbps 线速流量传输速度。
- PCS 误码率 (BER) 监视器。
- 可编程 PCS 测试模式生成器和检查器。
- 欠缺空闲计数 (DIC)。
- 自动以太网流量控制。
- 可编程 MAC 发射器 (TX) 循环冗余检验 (CRC) 插入和接收器 (RX) CRC 移除。
- 可编程最大接收帧长度多达 9,600 字节。
- 可编程 MAC 地址和基于 MAC 地址的接收器 (RX) 数据包过滤。
- 混杂(透明)和非混杂(已过滤)MAC 工作模式。
- 针对 CRC、过大和过小帧错误的可编程 MAC 接收帧过滤。
- 接收控制帧的过滤(暂停控制和/或非暂停控制)。
- 接收用户可控填充移除。
- 发射自动填充插入。
- 用于外部统计计数器实施的统计状态输出信号。
- 用于 RMON (RFC 2819)、以太网型 MIB (RFC 3635) 和接口组 MIB (RFC 2863) 的可选 64 位统计计数器模块。
- 可编程链路故障信号处理。
- 可选前同步码通过。
- 当使用适配器选项时,Avalon® Streaming (Avalon-ST) 接口用于通往客户端应用的 MAC 数据路径,而数据包起点 (SOP) 为 64 位通道 0 的最高有效位 (MSB)(在 312.5+ MHz 下为 256 位)。
- 当不使用适配器选项时,任何 64 位通道 MSB 可以使用带 SOP 的自定义流处理接口。
- 用于控制和监控 MAC、PCS、PMA 和外部光模块的 Avalon® 内存映射 (Avalon-MM) 32 位接口。
- 用于管理不同光模块的管理数据输入/输出 (MDIO) 或 2 线串行端口。
- 通过 40/100Gb 以太网测试设备的功能和性能测试。
IP 状态
订购状态 | 生产 |
订购代码 | |
40 和 100 Gbps 以太网 MAC 和 PHY MegaCore 功能 | IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY |
低延迟 40 Gbps 以太网 IP 内核 | 低延迟 40G 以太网 MAC 和 PHY:IP-40GEUMACPHY 带 1588 的低延迟 40G 以太网 MAC 和 PHY:IP-40GEUMACPHYF 带 FEC 的低延迟 40G 以太网 MAC 和 40GBASE-KR4 PHY:IP-40GBASEKR4PHY |
低延迟 E-Tile 40G 以太网英特尔® FPGA IP | IP–40GETILEMAC |
低延迟 100 Gbps 以太网内核 | 低延迟 100G 以太网 MAC 和 PHY:IP-100GEUMACPHY 带 1588 的低延迟 100G 以太网 MAC 和 PHY:IP-100GEUMACPHYF |
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