英特尔® Stratix® 10 FPGA 和 SoC FPGA

英特尔® Stratix® 10 FPGA 和 SoC 在性能、能效、密度和系统集成方面都提供了创新性的优势。英特尔® Stratix® 10 设备采用革命性的英特尔® Hyperflex™ FPGA 架构,结合英特尔嵌入式多裸片互连桥接 (EMIB) 专利技术、高级接口总线 (AIB) 和不断壮大的小芯片产品组合,性能比上一代高性能 FPGA 至多可提升两倍。1

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英特尔® Stratix® 10 FPGA 和 SoC FPGA

英特尔® Stratix® 10 SoC 结构图

HPS:四核 ARM* Cortex*-A53 硬核处理器系统。
SDM:安全设备管理器。
EMIB:嵌入式多裸片互连桥接。

特性

描述

处理器

最高 1.5 GHz 的四核 ARM Cortex-A53 MPCore* 处理器集群

协处理器

矢量 (VFPU) 单精度和双精度,面向每颗处理器的 ARM Neon* 媒体处理引擎

一级高速缓存

带奇偶校验的 32 KB 一级指令高速缓存,带纠错码 (ECC) 的 32 KB 一级数据高速缓存

二级高速缓存

带 ECC 的 1 MB KB 共享二级高速缓存

片上内存

256 KB 片上 RAM

系统内存管理单元

系统内存管理单元支持统一的内存模式,将硬件虚拟化扩展为在 FPGA 结构中实施的外围设备。

高速缓存一致性单元

提供单向 (I/O) 一致性,使主 CCU 能够查看 ARM* Cortex-A53 MPCore CPU 的一致内存

直接内存访问 (DMA) 控制器

8 通道直接内存访问 (DMA)

以太网介质访问控制器 (EMAC)

3 个 配有集成 DMA 的 10/100/1000 EMAC

USB 便携式控制器 (OTG)

两个配有集成 DMA 的 USB OTG

UART 控制器

2 个 UART 16550(兼容)

串行外设接口 (SPI) 控制器

4 个 SPI

I2C 控制器

5 个 I2C

SD/SDIO/MMC 控制器

1 个带有 DMA 和 CE-ATA 支持的 eMMC 4.5

NAND 闪存控制器

1 个 ONFI 1.0 或更高版本 8 位和 16 位支持

通用 I/O (GPIO)

最高 48 个软件可编程 GPIO

计时器 4 个通用计时器,4 个监视计时器
系统管理器 包含内存映射控制和状态寄存器与逻辑,以控制系统级功能和其它 HPS 模块
重新设置管理器 在 HPS 和 FPGA 结构中基于来自源的重设请求重新设置信号,并将软件写入模块重设控制寄存器
时钟管理器 提供软件可编程时钟控制,以配置在 HPS 中生成的全部时钟

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产品和性能信息

1

利用英特尔® Quartus® Prime Pro 16.1 早期测试版对 Stratix® V 和英特尔® Stratix® 10 进行对比。借助包含超级重定时、超级管线和超级优化 3 个步骤的优化流程对 Stratix® V 设计进行优化,以充分利用英特尔® Stratix® 10 架构中对内核结构中的分布式寄存器的增强。借助英特尔® Quartus® Prime Pro Fast Forward Compile 性能探查工具对设计进行分析。有关更多详细信息,请参考英特尔® HyperFlex™ FPGA 架构概述白皮书:https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf。实际性能根据设计优化级别的不同而有所差异。在特定系统中对组件性能进行特定测试。硬件、软件或配置的任何差异都可能影响实际性能。当您考虑采购时,请查阅其他信息来源评估性能。如欲了解有关性能及性能指标评测结果的更完整信息,请访问 http://www.intel.cn/benchmark

2

根据英特尔内部估算。
测试考评特定系统上具体测试中的组件性能。硬件、软件或配置的任何不同都可能影响实际性能。当您考虑购买时,请参考其他信息资源以评估产品性能。有关性能和基准测试结果的更完整信息,请访问 www.intel.cn/benchmarks
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