面向采用Intel® Arria® 10 GX FPGA的Intel®可编程加速卡的Intel加速堆栈快速入门指南

ID 683633
日期 12/04/2020
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文档目录

2. 引言

文指南简要介绍了 Intel® Programmable Acceleration Card with Intel® Arria® 10 GX FPGA,在本文档中缩写为 Intel® PAC with Intel® Arria® 10 GX FPGA。本指南涵盖以下说明:
  • 安装OPAE软件
  • 升级 Intel® PAC with Intel® Arria® 10 GX FPGA FIM 和BMC固件
  • 激活 Intel® Programmable Acceleration Card with Intel® Arria® 10 GX FPGA平台上的安全功能
  • 在非虚拟环境和虚拟环境中加载并运行环回测试和hello_fpga基本设计示例

Acceleration Stack是一个软件,固件和工具的集合,使软件和RTL开发人员能够利用 Intel® FPGA的强大功能。通过将计算密集型任务卸载到FPGA,加速平台可释放 Intel® Xeon® 处理器,以用于其他关键处理任务。

Intel® PAC with Intel® Arria® 10 GX FPGA(一种加速器卡)通过主板上的 PCIe* 接口连接到 Intel® Xeon® 处理器。

图 1.  Intel® PAC with Intel® Arria® 10 GX FPGA平台硬件和软件的概述关系图

为了利用FPGA的灵活性,您可以在运行时重新配置 Intel® Arria® 10 GX FPGA的一个预定义的部分重配置(PR)区域。您可以设计多个AFU,以换入或者换出此PR区域。在 Intel® Xeon® 处理器上运行的Open Programmable Acceleration Engine (OPAE)软件处理重配置过程的所有面向用户的细节。

安全和重配置功能是OPAE提供的一部分实用程序。OPAE还提供用于AFU开发的的库,驱动程序和示例程序。

为便于动态加载AFUAcceleration Stack包括以下两个组件:
  • FIM提供一个框架,用于在 Intel® PAC with Intel® Arria® 10 GX FPGA上加载AFUFIM也包含用于AFU的PR区域以及验证它们所需的IP。FIM包含FPGA逻辑以支持加速器,包括 PCIe* IP core,CCI-P架构,板载DDR存储器接口和FPGA Management Engine (FME)。上电时,包含FIM比特流映像的板载FPGA配置闪存配置FIM。PR区域是空的,直到OPAE软件对AFU 映像编程。FIM框架是固定的。面向 Intel® PAC with Intel® Arria® 10 GX FPGAFIM当前版本支持单一PR区域。
  • Acceleration Stack支持使用 RTL或者 OpenCL* 设计流程创建AFU映像。一个AFU映像包括AFU PR区域比特流和元数据(metadata),元数据提供AFU特性和操作参数的OPAE信息。当前版本支持每个安装的 Intel® FPGA PAC的单个PR区域中动态地交换单个AFU映像。
图 2. 包括单一AFU PR区域的 Intel® Arria® 10

AFU通过CCI-P接口,然后通过 PCIe* 链路连接到 Intel® Xeon® 处理器。 Intel® PAC with Intel® Arria® 10 GX FPGA平台使用一个简化版本的CCI-P接口。关于CCI-P接口的详细信息,请参考 Intel® Acceleration Stack for Intel® Xeon® CPU with FPGAs Core Cache Interface (CCI-P) Reference Manual

AFU可以访问两组专用DDR4-SDRAM存储器,总共8 GB。每个DDR4存储器组都有一个标准 Avalon® Memory-Mapped (Avalon-MM)接口。关于此接口的详细信息,请参考Avalon-MM Interface Specifications

Intel® PAC with Intel® Arria® 10 GX FPGA支持单一QSFP+网络端口。

关于安全性的详细信息,请参考Security User Guide: Intel® Programmable Acceleration Card with Intel® Arria® 10 GX FPGA