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5.1. Voltage Sensor Intel® Stratix® 10 FPGA IP数字信号
这些信号是Voltage Sensor IP核的操作信号。命令和响应接口是就绪延时为0的 Avalon® Streaming(Avalon-ST)接口。
图 8. Voltage Sensor IP核
信号 | 宽度 (位) |
类型 | 说明 |
---|---|---|---|
clk | 1 | 输入 | IP核中的所有信号同步于此时钟。该时钟支持的最大频率为10 MHz到100 MHz。 |
reset | 1 | 输入 | 有效高电平复位。解除该信号同步到此时钟的置位。 |
信号 | 宽度 (位) |
类型 | 说明 |
---|---|---|---|
cmd_valid | 1 | 输入 |
置位该信号至高电平,以向IP核发送电压采样请求。 |
cmd_ready | 1 | 输出 |
IP核驱动该信号至高电平,表明该IP核已准备接收命令。 |
cmd_data | 16 | 输入 |
位掩码表明返回电压值的通道。将该数据信号与cmd_valid信号一起发送。
例如:0000001000010001发信号给IP核以从通道0、4和9中采样电压值。 仅设置cmd_data字中的有效位。否则,电压传感器中的响应不明确。 |
信号 | 宽度 (位) |
类型 | 说明 |
---|---|---|---|
rsp_valid | 1 | 输出 |
来自IP核的标示,表明电压值就绪。 |
rsp_channel | 4 | 输出 |
表明从模拟输入或内部电源中采样的通道电压值。 |
rsp_data | 32 | 输出 |
该电压值以其中16位低于二进制点的有符号32位定点二进制格式表示。 |
rsp_startofpacket | 1 | 输出 |
表明当前传输是数据包的开始。 |
rsp_endofpacket | 1 | 输出 | 表明当前传输是数据包的结束。 |