AN 899: 通过Fast Preservation减少编译时间

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ID 683493
日期 11/06/2019
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1. AN 899: 通过Fast Preservation减少编译时间
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1.1. 教程设计概述 1.2. 下载教程设计文件 1.3. Module 1：分析未分区设计 1.4. Module 2: 保留时序已完成的设计分区 1.5. Module 3：使用Fast Preservation进行优化 1.6. AN 899: 通过Fast Preservation减少编译时间的修订历史
1.3. Module 1：分析未分区设计 x
1.3.1. 步骤1: 编译Flat Design（扁平化设计） 1.3.2. 步骤2：确认时序-关键设计块 1.3.3. 步骤3：查看Design Assistant结果
1.4. Module 2: 保留时序已完成的设计分区 x
1.4.1. 步骤1: 创建设计分区 1.4.2. 步骤2：布局规划设计分区 1.4.3. 步骤3：保留时序已完成的根分区
1.5. Module 3：使用Fast Preservation进行优化 x
1.5.1. 步骤1：创建工程版本 1.5.2. 步骤2：使能Fast Preservation 1.5.3. 步骤3：导入根分区 1.5.4. 步骤4：优化已保留的内核分区 1.5.5. 步骤5：查看Fast Preservation结果
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1.3.3. 步骤3：查看Design Assistant结果

Intel® Quartus® Prime Design Assistant可在编译的各个阶段自动运行，以报告不符合Intel FPGA建议的标准设计规则的违规。可分析Design Assistant结果确定设计中可进一步优化的部分。 本教程部分中，Compiler设置下已使能特定Hyper-Retiming Design Assistant规则。

按照以下步骤运行Design Assistant：

  1. 查看Design Assistant设置，点击Assignments > Settings > Design Assistant Rule Settings。Design Assistant 设置显示已在编译过程中自动启用Design Assistant，并且规则HRR-10101 Asynchronous Clears也已使能。HRR-10101会识别阻止重新确定路径时序的异步清除信号，从而可提高设计性能。
    图 9. Design Assistant设置
  2. 在Compilation Report的Synthesis文件夹下，展开Design Assistant (Elaborated)文件夹。Design Assistant报告设计包含限制重新确定时序的异步清除。
    图 10. Design Assistant报告

    Module 2: 保留时序已完成的设计分区介绍如何保留不需要进一步优化的设计分区，以使Compiler着重对需要进一步优化的区域进行工作。

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