2.4.1. Intel® Stratix® 10器件的上电排序要求

Intel® Stratix® 10电源管理用户指南

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ID 683418

日期 9/26/2018

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注：为满足上电要求，请在上电序列完成后立即对FPGA器件进行烧写编程。

Intel® Stratix® 10器件中的每个电源轨被分成三组。请参阅 Intel® Stratix® 10器件系列管脚连接指导和AN692： Intel® Cyclone® 10 GX， Intel® Arria® 10和 Intel® Stratix® 10器件的电源排序考量获得其它细节。

下图说明 Intel® Stratix® 10器件电压组及其要求的上电序列。

图 9. Intel® Stratix® 10器件的上电序列

注：如下组中没有VCCBAT。VCCBAT无序列要求。VCCBAT持有安全密钥的内容。

表 6. 电压轨
电源组	Intel® Stratix® 10
Group 1（第一组）	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCRT_GXE}（TX器件） V_{CCRTPLL_GXE}（TX器件）
Group 2（第二组）	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC V_{CCH_GXE}（TX器件）
Group 3（第三组）	V_CCIO V_CCIO3V V_{CCIO_SDM} V_{CCIO_HPS} V_{CCFUSEWR_SDM} V_{CCIO_UIB} V_CCM V_{CCCLK_GXE}（TX器件）

Group 1中的所有电源轨必须在Group 2中所有电源轨可开始斜升之前斜升（以任何顺序）至各自额定电压的90%。

在Group 1中最后一个电源轨上升至其最小阈值（其90%额定电压）后，Group 2中的电源轨可以任何顺序开始斜升。Group 2中的所有电源轨必须在Group 3中电源轨可以开始斜升之前上升到最小阈值（其90%额定电压）。

Group 2中最后一个电源轨斜升至其最小阈值（其90%足值）后，Group 3中的电源轨可以任何顺序斜升。

对于 Intel® Stratix® 10器件，如果Group 3和Group 2共享相同电压电平，且与Group 2电源轨V_CCPT具有相同的电压调节器，则可将这两组电源轨合并，且一同斜升。

注：确保新组合的电源轨不会导致对未上电GPIO或收发器管脚的驱动。

所有电源轨必须单调斜升。上电序列应符合标准或快速POR延迟时间。POR延迟时间取决于您使用的POR延迟设置。关于 Intel® Stratix® 10器件的POR规范，请参阅 Intel® Stratix® 10器件数据表中POR规范部分。

对于通过协议配置（CvP），从第一个电源斜升到最后一个电源斜升的总TRAMP必须小于10 ms。请选择较快的POR延迟设置为 PCI Express* （ PCIe* ）链接初始化和配置提供充足时间。上电序列必须符合标准或快速POR延迟时间，且取决于您所使用的POR延迟设置。