Intel® Stratix® 10电源管理用户指南

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ID 683418
日期 9/26/2018
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1. Intel® Stratix® 10电源管理概述 2. Intel® Stratix® 10电源管理体系结构和特性 3. Intel® Stratix® 10电源管理和VID接口实现指南 4. Intel® Stratix® 10电源管理用户指南存档 5. Intel® Stratix® 10电源管理用户指南文档修订历史
2. Intel® Stratix® 10电源管理体系结构和特性 x
2.1. 功耗 2.2. 功耗降低技术和特性 2.3. 上电复位电路 2.4. Intel® Stratix® 10器件的上电排序考量 2.5. 电源设计
2.1. 功耗 x
2.1.1. 动态功耗方程
2.2. 功耗降低技术和特性 x
2.2.1. SmartVID标准功率器件 2.2.2. Power-Screened器件 2.2.3. 温度补偿 2.2.4. DSP和M20K电源门控 2.2.5. 时钟门控 2.2.6. 电源感应线（Power Sense Line）
2.2.1. SmartVID标准功率器件 x
2.2.1.1. Intel® Stratix® 10器件中SmartVID功能实现 2.2.1.2. SDM电源管理器
2.2.1.2. SDM电源管理器 x
2.2.1.2.1. PMBus主模式（Master Mode） 2.2.1.2.2. PMBus从模式
2.3. 上电复位电路 x
2.3.1. POR电路监控和未监控电源
2.4. Intel® Stratix® 10器件的上电排序考量 x
2.4.1. Intel® Stratix® 10器件的上电排序要求 2.4.2. Intel® Stratix® 10器件的掉电序列建议和要求
3. Intel® Stratix® 10电源管理和VID接口实现指南 x
3.1. Intel® Stratix® 10电源管理和VID接口入门
3.1. Intel® Stratix® 10电源管理和VID接口入门 x
3.1.1. 指定参数和选项
3.1.1. 指定参数和选项 x
3.1.1.1. 配置管脚参数 3.1.1.2. 电源管理和VID参数
1. Intel® Stratix® 10电源管理概述
2. Intel® Stratix® 10电源管理体系结构和特性
3. Intel® Stratix® 10电源管理和VID接口实现指南
4. Intel® Stratix® 10电源管理用户指南存档
5. Intel® Stratix® 10电源管理用户指南文档修订历史

2.4. Intel® Stratix® 10器件的上电排序考量

Intel® Stratix® 10器件需要特定的上电和掉电排序。本节介绍几种电源管理选项，并讨论器件上电和掉电期间正确的I/O管理。请设计您的电源解决方案， 以正确控制整个电源序列。

必须遵守本节中的要求，以防止FPGA器件中不可预知的电流消耗，并造成对I/O功能性的潜在影响。除非下表所列出的条件下，否则 Intel® Stratix® 10设备不支持“热插拔”。下表还显示了上电和掉电期间未上电的管脚可承受的情况。

表 5.  管脚容限 –上电/掉电“√”表示可接受；“-”表示不可接受。
管脚类型 上电 掉电
三态 驱动到GND 驱动到VCCIO 以< 1.1 Vp-p驱动 三态 驱动到GND 驱动到VCCIO 以< 1.1 Vp-p驱动
3VIO bank √ - - - √ √ - -
LVDS I/O bank √ √ √6 - √ √ √6 -
差分收发器管脚 √ √ - √7 √ √ - √7

本章节内容
Intel Stratix 10器件的上电排序要求
Intel Stratix 10器件的掉电序列建议和要求

相关信息
6 器件未上电或上电/掉电条件= 10 mA时，允许通过任意LVDS I/O bank管脚的最大电流（请参阅“未上电FPGA管脚的LVDS I/O管脚指导”）。
7 仅适用于 Intel® Stratix® 10 L-Tile/H-Tile（请参阅“未上电FPGA收发器管脚的收发器管脚指导”）。
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