Avalon® 接口规范

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ID 683091
日期 5/27/2021
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1. Avalon® 接口规范简介 2. Avalon® 时钟和复位接口 3. Avalon® 存储器映射的接口(Avalon Memory-Mapped Interface) 4. Avalon® 中断接口 5. Avalon® Streaming接口 6. Avalon® Streaming Credit接口 7. Avalon® Conduit接口 8. Avalon® 三态管道接口( Avalon® Tristate Conduit Interface) A. 已弃用的信号 B. Avalon® 接口规范文档修订历史
1. Avalon® 接口规范简介 x
1.1. Avalon® 属性和参数 1.2. 信号角色(Signal Roles) 1.3. 接口时序(Interface Timing) 1.4. 示例：系统设计中的 Avalon® 接口
2. Avalon® 时钟和复位接口 x
2.1. Avalon® Clock Sink信号角色 2.2. Clock Sink属性 2.3. 相关联的时钟接口 2.4. Avalon® Clock Source信号角色 2.5. Clock Source属性 2.6. Reset Sink 2.7. Reset Sink接口属性 2.8. 相关联的复位接口 2.9. 复位源(Reset Source) 2.10. Reset Source接口属性
3. Avalon® 存储器映射的接口(Avalon Memory-Mapped Interface) x
3.1. Avalon® 存储器映射的接口简介 3.2. Avalon® 存储器映射接口信号角色 3.3. 接口属性 3.4. 时序(timing) 3.5. 传输(transfer) 3.6. 地址对齐(Address Alignment) 3.7. Avalon® -MM Agent寻址
3.5. 传输(transfer) x
3.5.1. 典型的读传输和写传输 3.5.2. 使用waitrequestAllowance属性进行传输 3.5.3. 固定等待状态的读和写传输(Read and Write Transfers with Fixed Wait-States) 3.5.4. 流水线传输(Pipelined Transfers) 3.5.5. 突发传输(Burst Transfers) 3.5.6. 读和写响应
3.5.2. 使用waitrequestAllowance属性进行传输 x
3.5.2.1. waitrequestAllowance等于二 3.5.2.2. waitrequestAllowance等于一 3.5.2.3. waitrequestAllowance等于二-不推荐 3.5.2.4. Avalon® -MM Host和Agent接口的waitrequestAllowance兼容性 3.5.2.5. waitrequestAllowance错误条件
3.5.4. 流水线传输(Pipelined Transfers) x
3.5.4.1. 可变延迟的流水线读传输(Pipelined Read Transfer with Variable Latency) 3.5.4.2. 固定延迟的流水线读传输(Pipelined Read Transfer with Fixed Latency)
3.5.5. 突发传输(Burst Transfers) x
3.5.5.1. 写突发(Write Bursts) 3.5.5.2. 读突发(Read Bursts) 3.5.5.3. 换行突发(Line–Wrapped Bursts)
3.5.6. 读和写响应 x
3.5.6.1. Avalon® -MM读和写响应的事务顺序（Host和Agent） 3.5.6.2. Avalon® -MM读和写响应时序图
3.5.6.2. Avalon® -MM读和写响应时序图 x
3.5.6.2.1. minimumResponseLatency时序图(包含readdatavalid或writeresponsevalid)
4. Avalon® 中断接口 x
4.1. 中断发送器(Interrupt Sender) 4.2. 中断接收器(Interrupt Receiver)
4.1. 中断发送器(Interrupt Sender) x
4.1.1. Avalon® 中断发送器信号角色 4.1.2. 中断发送器属性(Interrupt Sender Properties)
4.2. 中断接收器(Interrupt Receiver) x
4.2.1. Avalon® 中断接收器信号角色 4.2.2. 中断接收器属性(Interrupt Receiver Properties) 4.2.3. 中断时序
5. Avalon® Streaming接口 x
5.1. 术语和概念 5.2. Avalon® Streaming接口信号角色 5.3. 信号排序和时序(Signal Sequencing and Timing) 5.4. Avalon® -ST接口属性 5.5. 典型的数据传输 5.6. 信号详情 5.7. 数据布局(Data Layout) 5.8. 无背压的数据传输 5.9. 有背压的数据传输 5.10. 数据包数据传输(Packet Data Transfers) 5.11. 信号详情 5.12. 协议详情
5.3. 信号排序和时序(Signal Sequencing and Timing) x
5.3.1. 同步接口 5.3.2. 时钟使能(Clock Enables)
5.9. 有背压的数据传输 x
5.9.1. 使用readyLatency和readyAllowance的数据传输 5.9.2. 使用readyLatency的数据传输
6. Avalon® Streaming Credit接口 x
6.1. 术语和概念 6.2. Avalon® Streaming接口信号角色 6.3. Avalon® Streaming Credit用户信号
6.2. Avalon® Streaming接口信号角色 x
6.2.1. 同步接口 6.2.2. 典型数据传输 6.2.3. 返还Credits
6.3. Avalon® Streaming Credit用户信号 x
6.3.1. 按符号的用户信号 6.3.2. 按数据包的用户信号
7. Avalon® Conduit接口 x
7.1. Avalon® 管道(Conduit)信号角色 7.2. 管道属性(Conduit Properties)
8. Avalon® 三态管道接口( Avalon® Tristate Conduit Interface) x
8.1. Avalon® 三态管道(Conduit)信号角色 8.2. 三态管道属性(Tristate Conduit Properties) 8.3. 三态管道时序(Tristate Conduit Timing)
1. Avalon® 接口规范简介
2. Avalon® 时钟和复位接口
3. Avalon® 存储器映射的接口(Avalon Memory-Mapped Interface)
4. Avalon® 中断接口
5. Avalon® Streaming接口
6. Avalon® Streaming Credit接口
7. Avalon® Conduit接口
8. Avalon® 三态管道接口( Avalon® Tristate Conduit Interface)
A. 已弃用的信号
B. Avalon® 接口规范文档修订历史

B. Avalon® 接口规范文档修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2021.05.27 20.1 将 Avalon® 接口描述全篇文档中的非包容性术语转换为包容性的“host”和“agent”。
2021.04.26 20.1 对 Avalon® -ST Interface Properties小节中的readyLatency属性添加更多说明。在同一小节中对连接 Avalon® streaming source/sink BFM或定制组件的 Avalon® streaming互连添加注释加以描述。
2020.12.21 20.1 在Pipelined Read Transfers with Fixed Latency小节中将readyLatency的参考内容更改为正确的参数readLatency。
2020.05.26 20.1 对使用readyLatency和readyAllowance的数据传输小节中的 图27添加更多描述。
2020.05.07 20.1

对 Avalon® 存储器映射接口信号角色小节中信号writeresponsevalid的时序行为添加一些说明。

在 Avalon® Streaming Interface Signal Roles小节中，更新了data和empty信号的总线宽度。

2020.04.13 20.1 添加了 Avalon® Streaming Credit接口章节。
2020.01.03 18.1 更正了burstOnBurstBoundaries接口属性的定义。如果为“true”，则突发必须以最大突发的倍数开始。
2019.10.08 18.1

删除了symbolsPerBeat的内容，因为不建议使用该参数。

在Data Layout主题中添加注释以阐明Avalon Streaming Interface支持big-endian和little-endian模式。

2019.10.03 18.1 在Pipelined Read Transfers with Fixed Latency主题中更改指定固定延迟的属性。readyLatency属性，而不是readWaitTime属性指定该值。
2018.09.26 18.1 写突发(Write Bursts)小节中，添加了一个说明全部为0的byteenable写操作被传递到 Avalon® -MM agent，作为有效事务。
2018.09.24 18.1 在Avalon Memory-Mapped Interface Signal Roles中增添了连续的字节使能支持。
2018.05.22 18.0 作了如下变更：
  • 在Avalon-ST Interface Properties表中，更正了beatsPerCycle的默认值。默认值为1。
  • 在Avalon-ST Interface Properties表中，增添了beatsPerCycle的合法值。合法值为1，2，4和8。
  • 更正了次要错误和拼写错误。
2018.05.07 18.0 作了如下变更：
  • 增添了对readyAllowance参数的支持。
  • 更新了Data Transfers with Backpressure主题，加入对readyAllowance参数的支持。
  • 修复了小错误和笔误。
2018.03.22 17.1 作了如下变更：
  • 对Read and Write Transfers with Waitrequest时序图作了如下变更
    • 删除了readdatavalid信号，当使用waitrequest时，此信号是不相关的。
    • 将编号4，readdata和response向前移到一个周期。
    • 将read信号与编号1对齐。
  • 扩展了Transfers Using the waitrequestAllowance Property部分。提供了更复杂的时序图。
  • 更新了Read Bursts部分中的讨论。对于burstcount > 1的读操作，Intel建议置位所有的byteenables。
  • 增强了waitrequestAllowance Equals Two - Not Recommended主题中的讨论。更正了时序图。从clock cycle 11开始，数据必须被保持2个周期。
2017年11月 17.1 作了如下变更：
  • 更新了Read Bursts的讨论如下：
    • 验证通过了陈述，"当一个host直接连接到一个agent时，值为<n>的burstcount意味着此agent必须返回<n>个字的readdata才能完成突发。"如果host直接连接到agent，那么此陈述为真。如果interconnect链接到host和agent，那么此陈述可以不为真。
    • 从读突发的描述中删除了以下 陈述："通过read burst命令呈现的byteenables应用于突发的所有周期。" 此陈述不再为真。然而，Intel建议使用burstcount > 1的读操作置位所有的byteenables。
  • 从Pipelined Transfers部分删除了以下陈述：写传输不能被流水线化。您可以使用writeresponsevalid信号对写操作进行流水线化。
  • 扩展了 Avalon® -MM Read和Write响应时序图部分中的读和写响应的描述。
  • 修改了reset_req信号的描述。
  • 将irq的宽度从1 bit更改成1-32 bits。 Intel® Quartus® Prime Pro Edition和 Intel® Quartus® Prime Standard Edition软件都支持中断向量。
2017年5月 Quartus® Prime Pro v17.1 Stratix® 10 ES版本 作了如下变更：
  • 增添了以下接口属性参数。
    • waitrequestAllowance参数支持高速操作。 此参数用于Avalon-MM接口。增添了使用此参数的时序图。
    • minimumResponseLatency 参数加速Avalon-MM接口的时序收敛。增添了使用此参数的时序图。
2015年12月 15.1 作出以下变更：
  • 将empty信号的宽度从最大8比特变更成最大5比特。
  • 改进了reset_req信号的定义。
  • 从Pipelined Read Transfer with Fixed Latency of Two Cycles时序图中删除了readdatavalid信号。此信号与固定延迟传输无关。
  • 更正了定义empty信号的公式。
  • 在Pipelined Read Transfers with Variable Latency时序图中作了如下变更：
    • 将read信号的解除置位移到cycle 9
    • 在cycle 9中将waitrequest变更成don't care。
2015年3月 14.1 修复了Figure 1-1中的拼写错误。
2015年1月 14.1 作了以下变更：
  • 澄清了地址对齐实例。Avalon-MM host和agent接口的宽度不同。
  • 改进了Pipelined read Transfers with Variable Latency的讨论。更正了timing marker 2，timing marker 2应该正好在时钟的上升沿。
  • 改进了Pipelined Read Transfer with Fixed Latency of Two Cycles的讨论。
  • 澄清了beatsPerCycle属性的使用。
  • 更正了line-wrapped bursts的地址范围。64-byte burst的正确地址范围是0x0–0x3C，而不是0x0–0x1C。
  • 在以下几个方面对Tristate Conduit Arbitration Timing图的描述作了更正：
    • tristate conduit agent置位grant，而不是tristate conduit host置位grant。
    • 最后的grant出现在cycle 9，而不是出现在cycle 8。
  • 增添了Deprecated Signals附录。
  • 增添了read response信号。
  • 改进了时钟和复位信号的定义。
  • 更正了clock sink属性的定义。
  • 更正了复位源接口的synchronousEdges的定义。
  • 澄清了Avalon-MM response信号类型。
  • 更新了empty的定义。此信号必须解释为emptyWithinPacket is true。
  • 针对清晰度和一致性进行编辑。
2014年6月 14.0
  • 更新了Avalon-MM Signals表，begintransfer，readdatavalid和readdatavalid_n。
  • 更新了Read and Write Transfers with Waitrequest图：
    • 将write的解除置位移到cycle 6。
    • 将readdatavalid和readdata的置位移到cycle 4。
  • 更新了Pipelined Read Transfers with Variable Latency图：
    • 将data1的置位移到cycle 5之后，将data2的置位移到cycle 6。
    • 移动readdatavalid的置位以匹配data1和data2。
2014年4月 13.01 更正了Avalon Memory-Mapped Interfaces章节中的Read and Write Transfers with Waitrequest。
2013年5月 13.0 进行了以下变更：
  • Avalon Memory-Mapped Interfaces的次要更新。
  • Avalon Streaming Interfaces的次要更新。
  • 更新了Avalon Conduit Interfaces来描述Avalon管道接口支持的信号角色。
  • 更新了Avalon Tristate Conduit Interface章节中的Shared Pin Types。
2011年5月 11.0 Avalon Interface Specifications的首次发布。
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