外部内存接口 IP 支持中心

简介

外部内存接口 （EMIF） 支持页面将帮助您找到有关 Agilex™ 7、Stratix® 10、Arria® 10 和 Cyclone® 10 FPGAs的信息，了解如何规划、设计、实施和验证外部内存接口。您还可以在此页面上找到调试、培训和其他资源材料。

此页面旨在引导您自始至终完成设计过程。

有关其他FPGAs的支持资源，请在以下链接中进行搜索： Agilex™ 7 FPGA接口协议设计历程、 FPGA文档、 培训课程、 视频、 设计示例和 知识库。

1.设备选择

如何选择设备？

有两种工具可帮助您根据内存要求选择英特尔® FPGA：

如何选择外部内存知识产权 (IP)？

如需了解各种适用的内存知识产权 (IP)，请参阅以下在线培训课程：

2.用户指南和文档

3.EMIF IP 生成

在何处查找 EMIF IP 的相关信息？

如需了解外部内存接口 (EMIF) 知识产权 (IP)，请参阅以下外部接口 IP 用户指南：

• 请参阅“用户指南”章节

如何生成 EMIF IP？

如需详细了解外部内存接口 (EMIF) 知识产权 (IP) 参数，请参阅 EMIF IP 用户指南中的以下特定协议章节：

如何执行功能仿真？

如需详细了解仿真外部内存接口 (EMIF) 知识产权 (IP)，请参阅 EMIF IP 用户指南中的以下章节：

• Agilex™ 7 F & I 系列 FPGA EMIF IP – 仿真内存 IP
• Agilex™ 7 M 系列 FPGA EMIF IP – 仿真内存 IP
• Agilex™ 5 FPGA EMIF IP – 仿真内存 IP
• Stratix® 10 仿真内存 IP
• Stratix® 10 MX 仿真 HBM2 IP
• Arria® 10 仿真内存 IP
• Cyclone® 10 仿真内存 IP

如需了解如何生成 EMIF 仿真设计示例和如何使用 ModelSim*-英特尔 FPGA 仿真软件运行仿真，请参阅 EMIF IP 设计示例用户指南中的以下章节：

• Agilex™ 7 FPGA - 生成用于仿真的 EMIF 设计示例
• Stratix® 10 生成仿真 EMIF 设计示例
• Arria® 10 生成 EMIF 设计实例以进行仿真
• Cyclone® 10 生成 EMIF 设计实例以进行仿真

关于如何验证 EMIF 设计的信息，请参阅“培训课程和视频”章节，以访问“验证内存接口 IP”课程。

在何处查找 FPGA 资源和布置引脚的相关信息？

如需详细了解外部内存接口 (EMIF) 引脚信息，请参阅 EMIF 知识产权 (IP) 用户指南中的以下特定协议章节：

对于简化的 I/O 布置，请参阅 Interface Planner，以获取易于使用的拖放工具，该工具在 英特尔 Quartus Prime Pro Edition 软件中提供，适用于 Arria® 10 和 Stratix® 10 FPGAs。如需了解 Interface Planner 的使用方式和优势，请参阅以下视频：

• 面向外部内存接口设计的蓝图平台设计工具简介 (1/2)
• 面向外部内存接口设计的蓝图平台设计工具简介 (2/2)

如需详细了解用于资源位置分配的 Interface Planner，请参阅以下在线培训课程：

更多资源

什么是 Ping Pong PHY？

• Ping Pong PHY 允许两个内存接口共享地址和命令总线。这支持 DDR3 和 DDR4 协议以及 Stratix® V、Arria® 10 和 Stratix® 10 FPGAs。如需了解 Ping Pong PHY 的概念、优势以及仿真结果的分析，请参阅以下视频：
  • DDR4 Ping Pong PHY 视频

在何处查找 PHYLite 的相关信息？

• PHYLite IP 允许您构建用于 Arria® 10 和Stratix® 10 FPGAs的自定义内存接口 PHY 模块。如需了解 PHYLite IP 的详细信息，请参阅以下用户指南：
  • 面向并行接口的 PHY Lite 英特尔® FPGA IP用户指南
• 有关如何根据不同的 DQ/DQS 组大小正确分配 PHYLite 引脚的详细信息，请参见以下视频：
  • PHYLite 组引脚布置视频 （注：该视频也适用于 Stratix® 10 设备。）
• 对于 Arria® 10 和 Stratix® 10 FPGAs，PHYLite IP 支持输入和输出缓冲区上许多不同的 I/O 标准和终端数值。如需了解如何创建片上终端 (OCT) 模块，并将其与 PHYLite IP 中的端接 I/O 缓冲区相关联，请参阅以下视频：
  • 如何为 Altera PHYLIte IP 中的校准终端 IO 缓冲器创建 OCT 模块

4.电路板设计和仿真

在何处查找电路板布局和设计的相关信息？

如需详细了解外部内存接口 (EMIF) 电路板布局和设计，请参阅 EMIF 知识产权 (IP) 用户指南中的以下特定协议章节：

如何执行电路板/通道仿真？

如需了解测量读写符号间干扰 (ISI) 和串扰、安排命令、地址、控制和数据引脚，以及 I/O 组布置限制等信息，请参阅以下指南：

• Arria® 10 设备通道仿真指南
• 根据 DDRx 仿真指南计算通道损耗（注：Arria® 10 通道指南也适用于 Stratix® 10 设备）

如何计算电路板偏移和通道损耗？

在何处查找时序收敛的相关信息？

如需了解外部内存接口 (EMIF) 时序收敛的信息，请参阅 EMIF 知识产权 (IP) 用户指南中的以下章节：

• Agilex™ 7 F &I 系列 FPGA EMIF IP 时序收敛
• Agilex™ 7 M 系列 EMIF IP 时序收敛
• Agilex™ 5 设备 EMIF IP 时序收敛
• Stratix® 10 EMIF IP 时序收敛
• Arria® 10 EMIF IP 时序收敛
• Cyclone® 10 EMIF IP 时序收敛

5.调试

如何调试外部内存接口设计？

如需了解调试外部内存接口 (EMIF) 知识产权 (IP)，请参阅 EMIF IP 用户指南中的以下章节：

• Agilex™ 7 设备 - EMIF IP 调试
  
  • Agilex™ 7 设备 - EMIF 自我调试指南工具
• Stratix® 10 EMIF IP 调试
  • Stratix® 10 - EMIF IP 反调试指南工具
• Arria® 10 EMIF IP 调试
• Cyclone® 10 EMIF IP 调试

如何使用 EMIF 调试工具套件？

如需了解如何以菊花链方式连接多个内存接口，从而与 EMIF 调试工具套件兼容，请参阅以下用户指南，获取分步说明：

• 调试多个内存接口指南

EMIF 调试工具套件中提供的读/写 2D 眼图功能可为每个数据引脚生成读眼图和写眼图。如需了解 EMIF IP 生成过程中重要的参考电压参数以及如何使用 2D 眼图功能，请参阅以下视频：

• Arria® 10 外部内存接口读取和写入 2D 眼图

借助流量生成器 2.0，您可通过自定义流量和测试模式来测试和调试外部内存接口。如需详细了解如何使用 Traffic Generator 2.0 功能，请参阅以下指南和视频：

• Traffic Generator 2.0 指南
• Traffic Generator 2.0 视频（即将发布）

借助驱动裕量功能，您可在用户模式流量期间捕获每个引脚的读写余量数据。如需了解驱动裕量和校准裕量之间的差异，以及如何使用驱动裕量功能，请参阅以下视频：

• 驱动裕量视频（第 1 部分）
• 驱动裕量视频（第 2 部分）

在何处查找有关优化控制器性能的信息？

如需了解控制器的性能和效率，请参阅外部内存接口 (EMIF) 知识产权 (IP) 用户指南中的以下章节：

• Agilex™ 优化控制器性能
• Stratix® 10 优化控制器性能
• Stratix® 10 HBM2 控制器性能
• Arria® 10 优化控制器性能
• Cyclone® 10 优化控制器性能

如何了解有关 EMIF 的已知问题？

如需了解 EMIF IP 的当前和已知问题，请参阅知识库：

• Agilex™ 设备知识库
• Stratix® 10 设备知识库
• Arria® 10 设备知识库
• Cyclone® 10 设备知识库

6.培训课程和快速视频

培训课程

Agilex™ 7 设备

• Agilex™ 7 FPGAs F 和 I 系列中的内存接口简介
• Agilex™ 7 FPGAs F 和 I 系列中的内存接口集成
• 验证 Agilex™ 7 FPGAs F 和 I 系列中的内存接口
• Agilex™ 7 FPGAs F 和 I 系列中的内存接口片上调试

Arria® 10 和 Stratix® 10 设备

• 英特尔® FPGA设备中的内存接口 IP 简介
• 在 英特尔® FPGA 设备中集成内存接口 IP
• 验证英特尔® FPGA设备中的内存接口 IP
• 英特尔® FPGA设备中的内存接口 IP 片上调试
• Stratix® 10 MX 设备中的高带宽内存 （HBM2） 接口：实施

快速视频

• DDR4 Ping-Pong Phy（支持 Stratix® V、Arria® 10 和 Stratix® 10 设备）
  
• 介绍面向外部内存接口设计的蓝图平台设计工具 (1/2)
• 介绍面向外部内存接口设计的蓝图平台设计工具 (2/2)
• 英特尔 FPGA外部内存接口封装纠偏
• Arria® 10 EMIF IP 的主板计时
• 在 Arria® 10 外部内存接口中实施过度约束
• 自动检查英特尔® FPGA 外部内存接口主板布置指南
• 如何为 Arria® 10 开发套件构建RLDRAM3 EMIF 设计并使用 EMIF 工具套件测试校准状态
• Arria® 10 外部内存接口工具包
• Arria® 10 EMIF 示例流量生成器
• 使用软Nios®处理器调试Arria® 10 个外部内存接口

其它文档

按产品生命周期阶段分类的 FPGA 设备和产品系列的完整列表。

• 英特尔® FPGA 设备和产品支持系列

其他推荐用户指南

如需了解外部内存接口 (EMIF) 知识产权 (IP)，请参阅以下 EMIF IP 用户指南：

• 外部内存接口 Stratix® 10 FPGA IP 用户指南
• 高带宽内存 （HBM2） 接口英特尔® FPGA IP用户指南
• Arria® 10 外部内存接口 IP 用户指南
• Cyclone® 10 外部内存接口 IP 用户指南
• 并行接口 PHY lite 英特尔® FPGA IP 内核用户指南

其他外部内存接口培训课程

• 英特尔® FPGA 技术培训目录