DisplayPort IP 支持中心

DisplayPort IP 支持中心提供有关如何选择、设计和实施 DisplayPort IP 的信息。

DisplayPort IP 支持中心可分为不同的行业标准等级，为您提供规划、选择、设计、实施和验证 Agilex™ 7、Agilex™ 5、Stratix® 10、Arria® 10 和 Cyclone® 10 器件的 DisplayPort IP 核所需的资源。还将提供有关如何初启系统和调试 DisplayPort 链路的指南。此页面分成不同类别，分别与 DisplayPort 系统设计流程的各个环节相对应。

获取有关 Agilex™ 7 FPGA接口协议设计、 Agilex™ 5 FPGA接口协议设计以及关键关键资源和文档的标准开发流程分步指导之旅的其他支持。

对于其他设备，请搜索设备和产品支持集合。

1.设备和 IP 选择

DisplayPort IP 支持哪些特性？

特性	说明
DisplayPort IP 核特性	符合视频电子标准协会 (VESA) DisplayPort 标准 2.0 版可扩展的主数据链路 1、2 或 4 通道运行每个通道每秒 1.62、2.7、5.4、8.1 和 10.0 千兆比特 (Gbps)，具有内置时钟 (1)(2) 色彩支持 RGB 18、24、30、36 或 48 bpp YCbCr 4:4:4 24、30、36 或 48 bpp YCbCr 4:2:2 16、20、24 或 32 bpp YCbCr 4:2:0 12、15、18 或 24 bpp 8B/10B 通道编码支持 40 位（四路）和 20 位（双路）收发器数据接口 128B/132B 通道编码支持 32 位收发器数据接口支持每时钟 1、2 或 4 个并行像素支持 2 或 8 个音频通道 8B/10B 通道编码支持多流传输 (MST) Arria® 10 台设备支持多达 4 路数据流 Cyclone® 10 GX 设备支持多达 4 路数据流 128B/132B 通道编码支持多达 4 路数据流 8B/10B 通道编码支持逐行和隔行扫描视频 128B/132B 通道编码支持逐行扫描视频源端支持专属视频和图像格式（可选）支持接收端非 GPU 模式支持自适应同步功能支持高动态范围 (HDR) 元数据使用辅助流数据包进行传输双向通信辅助通道（链路和器件管理）热插拔检测 (HPD) 接收端宣布其存在接收端请求源端的注意 SST 模式的 8B/10B 通道编码支持 Arria® 10 和 Stratix® 10 器件的高带宽数字内容保护（HDCP）功能源端支持专属视频和图像格式（可选）源端和接收端支持 AXIS 视频格式（可选）
典型应用	PC 或监视器内的接口外部显示器连接，包括电脑与监视器或投影仪之间、电脑与电视之间或 DVD 播放机等设备与电视显示器之间的接口
器件家族支持	Agilex™ 7 （F-tile）、Stratix® 10 （H-tile 和 L-tile）、Arria® 10、Cyclone® 10 GX、Arria® V、Cyclone® V 和 Stratix® V FPGA 设备。
设计工具	Quartus® Prime 软件中用于 IP 设计实例化和编译的 IP 目录 Quartus® Prime 软件中用于时序分析的时序分析器用于设计仿真的 ModelSim* - 英特尔 FPGA 版、NCSim、VCS/VCS MX 和 Xcelium Parallel 软件
注意： Quartus® Prime Pro Edition 软件不包含高带宽数字内容保护（HDCP）功能。有关详细信息，请参阅接口协议 IP 内核。

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我应使用哪个 FPGA 设备产品家族？

设备产品家族支持的链路速率

下表显示了使用 M10K 的 Arria® V 和 Cyclone® V 设备的资源信息;Arria®使用 M20K 的 10、Stratix® 10 和 Stratix® V 设备。

使用以下参数设置获取资源：

模式 = 单工
最大通道数量 = 4 通道
最大视频输入颜色深度 = 每色 8 位 (bpc)
像素输入模式 = 每时钟 1 像素

设备产品家族	双路（20 位模式）	四路（40 位模式）	PMA 结构速度等级
Agilex™ 7 （F-tile）	RBR, HBR, HBR2	RBR、HBR、HBR2、HBR3、UHBR10	1、2、3*
Stratix® 10 （H-tile）	RBR, HBR, HBR2	RBR、HBR、HBR2、HBR3、UHBR10、UHBR20（仅提供初步支持）	1、2、3*
Stratix® 10 （L-tile）	RBR, HBR, HBR2	RBR, HBR, HBR2, HBR3	1、2、3*
Arria® 10	RBR, HBR, HBR2	RBR, HBR, HBR2, HBR3	1, 2
Cyclone® 10 GX	RBR, HBR, HBR2	RBR, HBR, HBR2, HBR3	5, 6
Stratix® V	RBR, HBR, HBR2	RBR, HBR, HBR2	1, 2, 3
Arria® V GX/GT/GS	RBR, HBR	RBR, HBR, HBR2	3, 4, 5
Arria® V GZ	RBR, HBR, HBR2	RBR, HBR, HBR2	支持的任何速度等级
Cyclone® V	RBR, HBR	RBR, HBR	支持的任何速度等级
注意：有条件地支持 Agilex™ 7、Arria® 10 和 Stratix® 10 FPGA Fabric 速度等级 3。请联系您的Altera销售代表了解更多信息。

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什么是 DisplayPort FPGA IP 内核FPGA资源利用率？

性能和资源利用率

资源利用情况数据表示 DisplayPort FPGA IP 的典型预期性能。

下表列出了所选实例的资源和预期性能。结果是通过在以下器件中使用 Quartus® Prime Pro Edition 软件 20.2 版而获得的：

Agilex™ F-tile （AGIB027R31B1E2VR0）
Stratix® 10 （1SG280HU1F50E2VGS1）
Arria® 10 （10AX115S2F45I1SG）
Cyclone® 10 GX （10CX220YF780E5G）

DisplayPort 1.4 FPGA IP 资源利用情况

下表显示了使用 M20K 的 Agilex™ 7、Arria® 10、Cyclone® 10 GX 和 Stratix® 10 设备的资源信息。使用以下参数设置获取资源：

模式 = 单工
最大通道数量 = 4 通道
最大视频输入颜色深度 = 每色 8 位 (bpc)
像素输入模式 = 每时钟 1 像素，Agilex™ 7 为每时钟 4 像素

设备	流	方向	每时钟时钟	ALM	逻辑寄存器主要	逻辑寄存器次要	内存位数	内存 M10K 或 M20K
Agilex™ 7	SST	RX	四	7040	11781	-	18368	18
Agilex™ 7	SST	TX	四	7600	10149	-	26576	29
Stratix® 10	SST（1 路数据流）	RX	双	5,200	7,700	640	16,256	11
	SST（1 路数据流）	RX	四	7,100	9,500	880	18,816	14
	SST（1 路数据流）	TX	双	5,100	7,100	420	12,176	15
	SST（1 路数据流）	TX	四	7,100	9,200	550	22,688	29
Arria® 10	SST（1 路数据流）	RX	双	4,200	6,900	1,200	16,256	11
	SST（1 路数据流）	RX	四	6,000	8,800	1,600	18,816	14
	SST（1 路数据流）	TX	双	4,700	6,300	1,000	6,728	6
	SST（1 路数据流）	TX	四	6,700	8,400	1,200	16,520	13
	MST	RX	四	20,100	24,400	4,500	58,368	32
	（4 流）	TX	四	26,400	29,000	4,300	21,728	34
Cyclone® 10 GX	SST（1 路数据流）	RX	双	4,200	7,000	1,200	16,256	11
	SST（1 路数据流）	RX	四	6,000	8,800	1,600	18,816	14
	SST（1 路数据流）	TX	双	4,600	6,200	1,000	10,568	8
	SST（1 路数据流）	TX	四	6,800	8,400	1,200	17,096	13
	MST	RX	双	22,000	24,400	4,400	58,368	32
	（4 流）	TX	四	26,500	29,000	4,400	36,576	32

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DisplayPort 2.0 FPGA IP 资源利用情况

下表显示了使用 M20K 的 Stratix® 10 台设备的资源信息。DP2.0 的资源数也包括 DP1.4 的资源数。使用以下参数设置获取资源：

模式 = 单工
最大通道数量 = 4 通道
最大视频输入颜色深度 = 每色 8 位 (bpc)
像素输入模式 = 每时钟 4 像素

设备	流	方向	每时钟时钟	ALM	逻辑寄存器主要	逻辑寄存器次要	内存位	内存 M10K 或 M20K
Stratix® 10	MST（1 路数据流）	RX	-	21,500	38,000	-	244,352	74
	MST（1 路数据流）	TX	-	32,500	43,000	-	265,232	154
	MST（4 路数据流）	RX	-	48,000	70,751	-	357,632	164
	MST（4 路数据流）	TX	-	104,000	125,478	-	535,808	572

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HDCP 资源利用情况

该表列出了 DisplayPort FPGA IP 的 HDCP 资源数据（采用 SST（1 路数据流）配置，最大通道数为 4，适用于 Arria® 10 和 Stratix® 10 器件。

设备	HDCP IP	支持 HDCP 密钥管理	每时钟符号数	ALM	组合 ALUT	逻辑寄存器	内存 M20K	DSP
Stratix® 10	HDCP 2.3 发送端	0	双	7,723	11,555	13,685	10	3
	HDCP 2.3 发送端	0	四	10,767	17,154	17,842	10	3
	HDCP 2.3 发送端	1	双	8,232	12,376	14,123	12	3
	HDCP 2.3 发送端	1	四	11,082	17,741	18,125	12	3
	HDCP 2.3 接收端	0	双	8,431	12,626	14,647	11	3
	HDCP 2.3 接收端	0	四	11,304	18,071	18,586	11	3
	HDCP 2.3 接收端	1	双	8,796	13,174	14,707	13	3
	HDCP 2.3 接收端	1	四	11,690	18,658	18,847	13	3
	HDCP 1.3 发送端	0	双	3,154	4,108	5,181	2	0
	HDCP 1.3 发送端	0	四	4,794	6,194	7,640	2	0
	HDCP 1.3 发送端	1	双	3,614	4,894	5,916	4	0
	HDCP 1.3 发送端	1	四	5,169	6,979	6,791	4	0
	HDCP 1.3 接收端	0	双	2,602	3,355	4,245	3	0
	HDCP 1.3 接收端	0	四	4,229	5,428	6,452	3	0
	HDCP 1.3 接收端	1	双	3,045	4,022	4,904	5	0
	HDCP 1.3 接收端	1	四	4,656	6,173	5,773	5	0
Arria® 10	HDCP 2.3 发送端	0	双	6,752	10,724	13,138	10	3
	HDCP 2.3 发送端	0	四	9,934	16,760	16,716	10	3
	HDCP 2.3 发送端	1	双	7,165	11,350	13,615	12	3
	HDCP 2.3 发送端	1	四	10,374	17,364	17,561	12	3
	HDCP 2.3 接收端	0	双	7,395	11,721	13,775	11	3
	HDCP 2.3 接收端	0	四	10,547	17,674	17,335	11	3
	HDCP 2.3 接收端	1	双	7,785	12,420	14,213	13	3
	HDCP 2.3 接收端	1	四	10,972	18,424	18,167	13	3
	HDCP 1.3 发送端	0	双	2,505	3,826	5,336	2	0
	HDCP 1.3 发送端	0	四	3,724	5,648	5,882	2	0
	HDCP 1.3 发送端	1	双	2,849	4,429	5,846	4	0
	HDCP 1.3 发送端	1	四	4,142	6,335	6,635	4	0
	HDCP 1.3 接收端	0	双	1,995	2,879	4,248	3	0
	HDCP 1.3 接收端	0	四	3,270	4,810	4,851	3	0
	HDCP 1.3 接收端	1	双	2,382	3,549	4,821	5	0
	HDCP 1.3 接收端	1	四	3,677	5,472	5,604	5	0

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2.设计流程和 IP 集成

可用的 DisplayPort 相关信息和文档有哪些？

Agilex™ 7 （F-tile）， Stratix® 10 （H-tile 和 L-tile）， Arria® 10， Cyclone® 10 GX， Arria® V GX/GT/GS， Arria® V GZ， Cyclone® V， Stratix® V

DisplayPort FPGA IP 用户指南

如何生成 DisplayPort IP 内核？

在 Quartus® Prime 软件中生成 DisplayPort IP 核的步骤可在“指定 IP 参数和选项”章节中找到。

DisplayPort FPGA IP 用户指南

Quartus® 生成的 DisplayPort 设计示例支持什么？

DisplayPort FPGA IP 内核设计示例将展示从 DisplayPort RX 实例到 DisplayPort TX 实例的并行回环，带或不带 Pixel Clock Recovery （PCR）模块。下表展示了 Agilex™ 7、Stratix® 10、Arria® 10 和 Cyclone® 10 GX 器件可用的设计示例选项。

设备	设计示例	名称	数据速率	通道模式	环回类型
Agilex™ 7	不带 PCR 的 DisplayPort SST 并行回环	DisplayPort SST	RBR、HBR、HBR2、HBR3、UHBR10	单工	不带 PCR 的并行环回
Agilex™ 7	带 AXIS 视频接口的 DisplayPort SST 并行环回	DisplayPort SST	RBR、HBR、HRB2、HBR3、UHBR10	单工	带 AXIS 视频接口的并行环回
Stratix® 10	带 PCR 的 DisplayPort SST 并行环回（带 HDCP 和不带 HDCP）	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	带 PCR 的并行环回
	不带 PCR 的 DisplayPort SST 并行回环	DisplayPort SST	UHBR10 (Stratix 10 H-tile)、HBR3、HBR2、HBR 和 RBR	单工	不带 PCR 的并行环回
	DisplayPort SST（仅发送端）	DisplayPort SST	HBR3、HBR2、HBR、RBR	单工	-
	DisplayPort SST（仅接收端）	DisplayPort SST	HBR3、HBR2、HBR、RBR	单工	-
Arria® 10	带 PCR 的 DisplayPort SST 并行环回（带 HDCP 和不带 HDCP）	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	带 PCR 的并行环回
	不带 PCR 的 DisplayPort SST 并行回环	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	不带 PCR 的并行环回
	带 PCR 的 DisplayPort MST 并行环回	DisplayPort MST	HBR3、HBR2、HBR 和 RBR	单工	带 PCR 的并行环回
	不带 PCR 的 DisplayPort MST 并行环回	DisplayPort MST	HBR3、HBR2、HBR 和 RBR	单工	不带 PCR 的并行环回
	DisplayPort SST（仅发送端）	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	-
	DisplayPort SST（仅接收端）	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	-
Cyclone® 10 GX	带 PCR 的 DisplayPort SST 并行环回	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	带 PCR 的并行环回
	带 PCR 的 DisplayPort SST 并行环回	DisplayPort SST	HBR3、HBR2、HBR 和 RBR	单工	不带 PCR 的并行环回
	带 PCR 的 DisplayPort MST 并行环回	DisplayPort MST	HBR3、HBR2、HBR 和 RBR	单工	带 PCR 的并行环回
	不带 PCR 的 DisplayPort MST 并行环回	DisplayPort MST	HBR3、HBR2、HBR 和 RBR	单工	不带 PCR 的并行环回
	DisplayPort SST（仅发送端）	DisplayPort SST	HBR3、HBR2、HBR、RBR	单工	-
	DisplayPort SST（仅接收端）	DisplayPort SST	HBR3、HBR2、HBR、RBR	单工	-

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如何生成 Quartus® DisplayPort 设计示例？

对于 Agilex™ 7、Agilex™ 5、Stratix®、Arria® 10 和 Cyclone® 10 GX 器件，请使用 Quartus® Prime Pro Edition 软件中的 DisplayPort FPGA 参数编辑器生成设计示例。

单击工具 IP 目录，然后选择目标设备家族。
在 IP Catalog 中，找到并双击 DisplayPort FPGA IP。将打开 New IP Variation 窗口。
为您的自定义 IP 实例指定一个顶级名称。参数编辑器将在名为 .ip 的文件中保存 IP 变体设置。
您可以在 Device 字段中选择特定FPGA设备，或保留默认 Quartus® Prime 软件设备选择。
点击 OK。此时会显示参数编辑器。
同时为 TX 和 RX 配置所需参数。
在“设计示例”选项卡上选择符合您标准的设计示例。
选择 Simulation 以生成测试台，并选择 Synthesis 以生成硬件设计示例。必须至少选择其中一个选项才能生成设计示例文件。如果您选择这两个，生成时间会过长。
对于目标开发套件，选择可用的FPGA开发套件。如果您选择开发套件，则会更改目标设备（在第 4 步中选择）以匹配开发套件上的设备。
点击 Generate Example Design。

同样，以下链接提供了从英特尔 Quartus Prime 软件中

Quartus® Prime 软件的 DisplayPort 设计示例：

如何编译和测试设计？

对于 Agilex™ 7 和 10 系列器件，可在以下 DisplayPort 设计中找到编译和测试 DisplayPort 设计的步骤

编译和测试设计：

如何执行 DisplayPort 功能模拟？

对于 Agilex™ 7、Stratix®、Arria® 10 和 Cyclone® 10 GX 器件，生成 DisplayPort 功能仿真的步骤如下：

在 DisplayPort 参数编辑器中启用模拟选项并生成 DisplayPort 设计示例。

设计仿真：

仿真测试台：

可在哪里找到时钟恢复内核的信息？

Agilex™ 7、Stratix®、Arria® 10 和 Cyclone® 10 GX DisplayPort 设计示例使用像素时钟恢复 IP。

时钟恢复核信息：

DisplayPort IP 核用户指南

可在哪里找到 DisplayPort 链接培训流程的信息？

在允许源设备发送视频数据给接收设备之前，必须完成源-接收之间的链路培训流程。

DisplayPort 链路调训流程：

DisplayPort IP 核用户指南

可在哪里找到 DisplayPort API 参考和 DPCD 信息的信息？

以下资源将提供有关 DisplayPort 应用程序编程接口 (API) 参考和 DPCD 的说明：

3.主板设计和功耗管理

引脚连接指南

Agilex™ 7 设备

Agilex™ 5 设备

引脚连接指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Stratix® 10 GX、MX 和 SX 设备产品家族引脚连接指南

Arria® 10 台设备

Arria® 10 GX、GT 和 SX 设备产品家族引脚连接指南

Cyclone® 10 GX 设备

Cyclone® 10 GX 设备产品家族引脚连接指南

线路图审查

Agilex™ 7 设备

Agilex™ 5 设备

Agilex™ 5 器件原理图审查工作表：D 系列和 E 系列

Stratix® 10 台设备

Arria® 10 台设备

Cyclone® GX 10 设备

主板设计指南

免责声明：不推荐使用 Arria® 10 和 Stratix® 10 开发套件板载 DisplayPort TX 主板设计实施，因为它不允许 PMA + PCS 键合。建议用户参考 Bitec 设计实施。

电源管理

散热功耗管理

Agilex™ 设备

Stratix® 10 台设备

功率排序

Agilex™ 7、Stratix® 10、Arria® 10 和 Cyclone® 10 GX 设备

AN 692： Agilex™ 7、Stratix® 10 Arria® 10 和 Cyclone® 10 GX 设备的电源排序注意事项

我的设计需要 Bitec FMC 子卡。我如何进行选择？

下表提供了选择 Bitec FMC 子卡修订版本的快速指南。

Bitec FMC 子卡修订	支持的数据速率
修订版 8	RBR (1.62 Gbps)、HBR (2.7 Gbps)、HBR2 (5.4 Gbps)、HBR3 (8.1 Gbps)、UHBR10 (10 Gbps)
修订版 11	RBR (1.62 Gbps)、HBR (2.7 Gbps)、HBR2 (2.7 Gbps)、HBR3 (8.1 Gbps)

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为 10 系列设备使用带 Bitec FMC 子卡的单或双通道收发器的任何要求？

是的。对于使用 Bitec FMC 子卡早期版本（修订版 8 和更早版本）中提及的 DisplayPort 设计，由于通道处的通道反转和极性反转，必须在 TX 和 RX 执行以下链接中的引脚分配。

设备	器件部件编号	Bitec FMC 修订版 8 或更早版本的引脚分配
Stratix® 10	1SG280HU1F50E2VGS1	DisplayPort Stratix® 10 FPGA IP 设计示例用户指南
Arria® 10	10AX115S2F45I1SG	DisplayPort Arria® 10 FPGA设计示例用户指南
Cyclone® 10 GX	10CX220YF780E5G	DisplayPort Cyclone® 10 GX FPGA设计示例用户指南

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我如何创建 DisplayPort 仅 TX 或仅 RX 的设计？

DisplayPort Arria® 10 FPGA IP 设计示例用户指南中找到创建 DisplayPort（仅发送端或仅接收端）设计的一般指南。AN 883：Arria® 10 DisplayPort 仅 TX 设计用户指南中找到 DisplayPort 仅 TX 特定的更详细说明。

4.设计示例

Arria® 10 台设备

5.调试

如何调试 DisplayPort 设计？

监控链路调训状态、链路速率和开发套件板载用户 LED 上的通道数。

DisplayPort Stratix® 10 FPGA IP 设计示例用户指南

通过 Nios II 终端监控视频主流属性 (MSA) 信息和链路调训的辅助通道流量。

计算所需的视频分辨带宽及其恢复时钟。

DisplayPort 带宽和 PCR 计算器

转换 DisplayPort 链路调训 AUX 交易

DisplayPort 链路调训 AUX 转换工具

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1.设备和 IP 选择

DisplayPort IP 支持哪些特性？

我应使用哪个 FPGA 设备产品家族？

什么是 DisplayPort FPGA IP 内核FPGA资源利用率？

2.设计流程和 IP 集成

可用的 DisplayPort 相关信息和文档有哪些？

如何生成 DisplayPort IP 内核？

Quartus® 生成的 DisplayPort 设计示例支持什么？

如何生成 Quartus® DisplayPort 设计示例？

如何编译和测试设计？

如何执行 DisplayPort 功能模拟？

可在哪里找到时钟恢复内核的信息？

可在哪里找到 DisplayPort 链接培训流程的信息？

可在哪里找到 DisplayPort API 参考和 DPCD 信息的信息？

3.主板设计和功耗管理

引脚连接指南

线路图审查

主板设计指南

电源管理

散热功耗管理

功率排序

我的设计需要 Bitec FMC 子卡。我如何进行选择？

为 10 系列设备使用带 Bitec FMC 子卡的单或双通道收发器的任何要求？

我如何创建 DisplayPort 仅 TX 或仅 RX 的设计？

4.设计示例

5.调试

如何调试 DisplayPort 设计？

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