DDR4 EMIF 英特尔® FPGA IP

与 DDR3 相比，DDR4 提供更高的性能、密度，更低的功耗，以及更多控制功能。英特尔 FPGA DDR4 EMIF IP 为客户端和数据中心系统的高计算内存需求提供了一系列解决方案。

英特尔® Agilex™ FPGA & SOC，英特尔® Stratix® 10 FPGA & SOC 和英特尔® Arria® 10 FPGA 实施 DRAM 强化的内存控制器和 PHY。强化控制器和 PHY 具有多项优势，包括：

组件	英特尔 Agilex SOC FPGA	英特尔 Stratix 10 SOC FPGA
控制器和 PHY	困难	困难
内存格式和最大数据宽度	多列独立 DIMM 格式，高达 72 位	多列独立 DIMM 格式，高达 72 位支持 Ping Pong PHY
用户逻辑时钟速度	四分之一速率	四分之一速率半速率
ECC	具有单纠错、双错误检测 (SECDED) 功能的 8 位软 ECC 码 ECC 基于汉明编码方案	具有单纠错、双错误检测 (SECDED) 功能的 8 位软 ECC 码 ECC 基于汉明编码方案
控制器特征	开放页面政策加法延迟数据重新顺序预防性存储体管理存储体交叉饥饿计数器	开放页面政策加法延迟数据重新顺序预防性存储体管理存储体交叉饥饿计数器
用于模拟和验证 IP 的示例设计	✓	✓
仅支持 PHY	✓	✓
IP-XACT 支持	✓	✓

EMIF 调试工具包提供以下基本和高级调试功能：

内存器件	英特尔® Agilex	英特尔® Stratix® 10	英特尔® Arria® 10
DDR4	3200 MT/s	2666 Mt/秒	2400 Mt/秒

基本要求
IP 首次发布年份	2004 年
支持的最新英特尔® Quartus® Prime 软件版本	21.3
状态	生产
交付物
客户可交付物包括：设计文件（加密源代码或后期合成网表）仿真文件时间和/或布局限制文档（带修订控制）	所有都为“是”
IP 随附的任何额外客户可交付物	Testbench 和设计示例
允许最终用户配置 IP 的参数化 GUI	Y
启用了 IP 核，可支持英特尔 FPGA IP 评估模式	Y
源语言	Verilog/系统 Verilog
Testbench 语言	Verilog/VHDL
提供软件驱动程序	N
驱动程序操作系统支持	不适用
实施
用户界面	Avalon® 内存映射接口
IP-XACT 元数据	Y
验证
支持的模拟器	Questasim、NCSim、VCS、Xcelium
经验证的硬件	英特尔 Agilex、Stratix 10、Arria 10
执行了行业标准合规性测试	不适用
如果是，哪个测试？	不适用
如果是，使用哪款英特尔 FPGA 设备？	不适用
如果是，执行的日期	不适用
如果否，是否计划？	不适用
互操作性
IP 经过互操作性测试	不适用
如果是，使用哪款英特尔 FPGA 设备	不适用
可提供互操作性报告	不适用

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