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3.7.3. 时钟详情
| 时钟 | 信号名称 | 说明 |
|---|---|---|
| RX CDR Reference Clock | fgt_refclk_frl fgt_refclk_tmds_rx |
RX CDR的参考时钟。对于FRL，参考时钟0连接到100 Mhz。参考时钟1连接到HDMI sink连接器的RX TMDS时钟。 |
| RX PHY Clock Out | rx_sysclk_div2 rx_clk |
RX收发器的两个输出时钟。请参考时钟方案表来了解详细信息。 |
| RX FRL Clock | rx_frl_clk | RX core的FRL时钟。请参考HDMI IP Core User Guide Section 5.5 FRL Clocking Scheme来了解每个FRL速率的FRL时钟频率。 |
| RX Video Clock | rx_vid_clk | RX core的视频时钟。此时钟以225 MHz 的固定频率运行。 |
| TX PLL Refclk | fgt_refclk_frl fgt_refclk_tmds_tx |
收发器PLL的参考时钟。对于FRL，这是一个固定的100 MHZ时钟。对于TMDS，时钟频率遵循TMDS时钟的频率。 |
| TX PHY Clock Out | tx_sysclk_div2 tx_clk |
TX收发器的两个输出时钟。请参考时钟方案表来了解详细信息。 |
| TX FRL Clock | tx_frl_clk | TX core的FRL时钟。请参考HDMI IP Core User Guide Section 5.5 FRL Clocking Scheme来了解每个FRL速率的FRL时钟频率。 |
| TX Video Clock | tx_vid_clk | RX core的视频时钟。在没有视频帧缓冲器的RX-TX直接重发送设计中，此时钟以225 MHz的固定频率运行。在带有视频帧缓冲器的RX-TX重发送设计中，视频时钟是由可编程振荡器以时钟TX视频时钟部分中所述的频率生成的。 |
| Management Clock | mgmt_clk | 用于以下组件的自由运行的100 MHz时钟：
|
| System PLL Refclk | systempll_clk | System PLL模块的参考时钟。此时钟仅支持100 MHz频率。 |
| EMIF Refclk | mem_pll_ref_clk | 外部存储器接口(External Memory Interface)的参考时钟。此时钟在此设计中是166.67 MHz。 |